Problema sa VCS_MX kapag simulating Verilog disenyo gamit ang isang module SystemC

[bjchen]

mahal na lahat: ko am gamit vcs sa tularan isang verilog disenyo naglalaman ng isang systemC module, kapag ang vcs napupunta sa "gamit g + + para sa c + + itala" hakbang, isang error tawag "kapaligiran variable hindi nahanap, ay maaaring maging vcs_mx ay naka-install uncorrecttly." ngunit bilang Alam ko, ang verilog naglalaman ng systemC simulation ay hindi gamitin VCS_MX, kaya mayroong sinuman na may mukha ang parehong problema ng sa akin, Kung oo, ikaw sabihin sa akin kung ano ang problema at sabihin ang resolution, mahusay na salamat!