problema mukha habang synthesizing vhdl code sa xilinx

S

sravanti

Guest
hii

aktwal na code para sa aming wrote bahagi detektor sa vhdl.we ay matagumpay sa gayahin it.but ang problema ay hindi kami makakapag-synthesize ito .. tayo ay nagtatrabaho sa Xilinx-Ise 9.2 kapaligiran .. kami ay nagsisikap upang ipatupad ang parehong code sa Spartan 3e base fpga kit ..

ito ay ang code namin para sa wrote jk paltik sumalampak ..

library IEEE;
gamitin IEEE.STD_LOGIC_1164.ALL;
gamitin IEEE.STD_LOGIC_ARITH.ALL;
gamitin IEEE.STD_LOGIC_UNSIGNED.ALL;

---- Uncomment ang mga sumusunod na deklarasyon na aklatan kung instantiating
---- Anumang Xilinx primitives sa code na ito.
- aklatan UNISIM;
- gamitin UNISIM.VComponents.all;

entidad jkff ay
Port (j: sa STD_LOGIC;
k: sa STD_LOGIC;
q: ang STD_LOGIC);
dulo jkff;

architecture asal ng jkff ay

simulan
na proseso (j, k)
simulan

kung (j'event at j ='1 ') pagkatapos q <='1';
elsif (k'event at k ='1 ') pagkatapos q <='0';
sino pa ang paririto q <='0 ';
dulo kung;

dulo proseso;

dulo asal;

paano cam namin palitan 'kaganapan sa kumuha ang code synthesized??

 
Sinusubukan ninyong synthesize isang pitik-sumalampak na may dalawang talim sensitive inputs.Ito ay hindi maaari, hindi na maging sanhi ng FPGA ay may kani-kanyang hardware.Makikita na ang ilang mga workarounds sa panitikan, paggamit ng isang kumbinasyon ng dalawang gilid sensitive FF at pangkola lohika.
represent a JK Flip-Flop.

Hiwalay na ito mula sa mga pangunahing problema, ikaw
ay behavioural paglalarawan ay hindi
kumakatawan sa isang JK flip-sumalampak.Ito ay dapat na magkaroon ng isa orasan input at karagdagang J / K inputs sa kabilang banda.Kumunsulta sa isang teksto ng libro para sa paglilinis.

 
saka, ngayon Xilinx magbigay ng ito uri ng pitik-sumalampak, maaari mong gamitin ito!

 
upang maaari naming synthesize ng isang paltik sumalampak sensitibo sa isang gilid ang nag-trigger input .......? talaga ang aming mga code ay dapat na sensitibo sa pagsikat dulo ng parehong ang j at k inputs ...... ano ang dapat naming gawin noon?

 

Welcome to EDABoard.com

Sponsor

Back
Top