[Problema] Hindi wastong mga lambat sa Orasan sa i-scan Insertion, mangyaring tulong!

[wjccentury]

Kapag ako ipasok scan kadena sa isang module (hindi malaki, lamang 8 chains). Natagpuan ko maraming mga scan tingnan-flops na nawawala sa ang kadena. Ang ulat na scan check sabi: Shift pin CK orasan ng cell × × _reg Ilegal gated (TEST-186) Ang aking orasan ng pagsubok ay TCLK, isa lamang. Ang nawawalang scan tingnan flops ang lahat clocked sa pamamagitan ng ang gate orasan mula sa clock_gating_cell. TCLK ------> combinational clock_gating_cell ------> scan tingnan-tingnan ang mga Synopsys na ibinebenta sabi ni "DFT compilier sumusuporta sa combinational orasan gating panahon kahilera ikot makuha" Ang Aking scan configuration ay: full_scan, multiplexed_flip_flop, mix_clocks,-internal_clocks (hindi totoo),-palitan (ture), na hindi paganahin (tunay),-add_lockup (hindi totoo) Sino ang maaaring sabihin sa akin kung bakit? Maraming salamat sa inyo!

 

[sameer_dlh25]

Hi wjccentury, am hindi ko bang ngunit ito hitsura sa ka kono orasan fanin ilang mga signal ay hinihimok mula sa nanggagalaing sangkap. Aling epekto ang controllability ng iyong network ng orasan. Kailangan mong patakbuhin ang command check_test at makita ang maingat ang babala at mga mensahe ng error. Sabi ng Manuel sa naturang kaso ay makakuha ng isang pagsubok-281 mensahe. Kaya sa check_tets mahanap ang lahat ng mga tulad mensahe at subukan upang alisin ang mga babala. Umaasa ako na ito ay makakatulong: D

 

[dft_guy]

Karamihan sa mga cell ng orasan gating isang mode ng input ng scan na kung saan ay laktawan ang mga nanggagalaing na mga elemento sa cell, paggawa ng ganap na kontrolado ang orasan mula sa pangunahing I / O ng aparato. Sigurado ka hooking na up? John [url = www.dftdigest.com] DFT Digest [/url]