Post-synthesis kunwa

[kalyansrinivas]

Hi mga kaibigan
Ako ay trying sa pagtakbo ng aking mga post synthesis kunwa gamit Modelsim, Xilinx ay binuo ang. Vhd file na kasama. Nlf (neto listahan file) kailan ako tumakbo ang post synthesis. Kapag ako magsa-gamit ang M-SIM ako makita ang mga outputs na hindi alam na halaga mula sa lamang ang mga modules coregenerator pagkakaroon ng mga pagkakataon. Kaya ako idadagdag ang mga (. edn,. ngc) ng coregenerator sa aking mga proyekto na direktoryo kasama synthesis output file (. vhd,. nlf). Pero kahit na ako makahanap ng hindi alam na mga resulta mula sa pangunahing mga pagkakataon

masiyahan tumulong

 

[srinivasan_b1]

Hi Kalyan,

Bago mo gawin Post synthesis kunwa dapat mong magpasya kung bakit kailangan mong gawin iyon.Post synthesis kunwa ay hindi magbibigay sa mga aktwal na resulta na iyong inaasahan sa iyong Tunay Hardware Board.Kaya dapat mong gawin Post pook-ruta kunwa.

Maaari mong gawin na lamang kung ka malaman I / O,
ang Lupon constraints
atbp Kaya't kung ano ang kailanman kunwa mo Modelsim ay mabuti.Modelsim ay hindi alam mo nlf, ngc, edn
atbp Ito lamang ang alam HDL at Test Bench file.

Kaya mo muna ibigay ang iyong Pisikal constraints sa UCF, gawin Placement at Routing.Pagkatapos Gumawa Post pook-ruta Modelo mula sa Ise.Ito ay isang VHDL o VerilogHDL file (tulad ng sa iyo ay nangangailangan).Pagkatapos ay isulat ang iyong panubok na bench ng alinman sa pamamagitan ng iyong sarili o sa pamamagitan ng waveform editor.Habang ang paggawa na iyong stimulis ay dapat na tulad ng isang paraan na i-check ang performace sa worst case scenario at kung ang ibinigay na constraints ay natutugunan o hindi.

At pagkatapos ay idagdag ito Post lugar at ruta modelo sa pagsubok bench sa Modelsim proyekto.Gayundin idagdag ang Unisim, Vsim aklatan na ang HDL pinagkukunan maaari mong mahanap sa iyo Ise sa Pag-install ng folder.Pumili ng mga aklatan para sa Device para sa kung saan mo inilagay at routed.Sumulat ng libro sa mga library sa unang Modelsim at pagkatapos ay sumulat ng libro ang buong proyekto.Ang iyong Test bench ay ang nangungunang antas na module.Ngayon ay maaari ka nang tumakbo ito at makakuha ng kumpletong kunwa resulta.

Suriin ang mga ooutput waveforms para sa mga kinakailangan constraints.Kapag matagumpay na nito, Ikaw learnt FPGA disenyo thouroughly.Salamat.Ang anumang agam-agam maaari kang makipag-ugnayan sa me.Even Post synthesis kunwa dapat mong magdagdag ng mga aklatan.

srinivasan_b1 (at) yahoo.co.in<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />may regards,
Srinivasan

 

[kalyansrinivas]

Hi srinivasan
Salamat sa iyo tapos ako lang mag-post synthesis kunwa bilang isang pre pagpapatunay na walang tiyempo ngunit ang problema ako mukha na ito ay na kapag ako tumakbo hanggang makabuo ng post synthesis kunwa modelo ito doesnt-samahin ang mga pangunahing-genarator output file. Natagpuan ko ang output na ng mga di-kilalang mula sa ubod-gen Instantiation modules kapag ako tumakbo ang post synthesis kunwa. kaya ako runned ang disenyo hanggang isalin ang anyo at bumuo ng post-translate kunwa modelo. Ang bahagi lamang sa internasyunal na isalin ang coregen output modules sa disenyo. Kaya kaysa ako got ang mga resulta ng tama.Hindi ako ang pagpapatunay ng tiyempo ako dito gusto lang mapatunayan ang pag-andar

Kaya kung ano ako naiintindihan na ako ay dapat na magpatakbo ng hanggang isalin bahagi kapag ako ay may coregen instantations sa aking mga disenyo para sa pagtingin sa mga pag-andar

 

[xtcx]

srinivasan_b1 wroteost synthesis kunwa ay hindi magbibigay sa mga aktwal na resulta na iyong inaasahan sa iyong Tunay Hardware Board.
Kaya dapat mong gawin Post pook-ruta kunwa.

 

[kalyansrinivas]

Hi xtcx
Sa Xilinx Ise tatakbo bumuo - post ng lugar n ruta kunwa modelo Ito ang bumubuo. V,. Vhd file na kasama ang. Sdf file at. Nlf file.Ngayon tatakbo sa m-SIM sa pamamagitan ng pagdagdag. Sdf file sa disenyo

 

[xtcx]

Oh Thanks a lot Kalyansrinivas .... ko makikita ang mga ito at hilingin sa anumang doubts !.... Thanks

 

[xtcx]

Quote:

Kaya mo muna ibigay ang iyong Pisikal constraints sa UCF, gawin Placement at Routing.
Pagkatapos Gumawa Post pook-ruta Modelo mula sa Ise.
Ito ay isang VHDL o VerilogHDL file (tulad ng sa iyo ay nangangailangan).
Pagkatapos ay isulat ang iyong panubok na bench ng alinman sa pamamagitan ng iyong sarili o sa pamamagitan ng waveform editor.
Habang ang paggawa na iyong stimulis ay dapat na tulad ng isang paraan na i-check ang performace sa worst case scenario at kung ang ibinigay na constraints ay natutugunan o hindi.At pagkatapos ay idagdag ito Post lugar at ruta modelo sa pagsubok bench sa Modelsim proyekto.
Gayundin idagdag ang Unisim, Vsim aklatan na ang HDL pinagkukunan maaari mong mahanap sa iyo Ise sa Pag-install ng folder.
Pumili ng mga aklatan para sa Device para sa kung saan mo inilagay at routed.
Sumulat ng libro sa mga library sa unang Modelsim at pagkatapos ay sumulat ng libro ang buong proyekto.
Ang iyong Test bench ay ang nangungunang antas na module.
Ngayon ay maaari ka nang tumakbo ito at makakuha ng kumpletong kunwa resulta