Pins na function bilang parehong inputs at outputs

A

aeneas81

Guest
Mahal na lahat,
maaari kahit sino masiyahan magturo sa akin kung paano gumawa ng Pins na maaaring gamitin bilang input pin pati na rin ang output pin (sa VHDL)?Ako tried gamit ang:
twowayPin: INOUT std_logic_vector (63 DOWNTO 0);

ngunit kapag ako maglista ako got ang follwing babala:
Babala: Tri o OPNDRN buffers permanenteng naka-enable

at ang default signal ay maging lahat ng ZZZZZZZZZZZ
kung ako subukang gayahin ang isang input ng data, ito ay magbigay ng isang babala na ang hudyat ng pagtatalo ang mangyayari ..

pls help pls help ...maraming salamat

 
Hello aeneas81,

tingnan ang sumusunod na code:

Entity bidirektional AY
Port (en_ab, en_ba: SA std_ulogic;
dbus_a: INOUT std_logic_vector (7 DOWNTO 0);
dbus_b: INOUT std_logic_vector (7 DOWNTO 0));
END bidirektional;
Architecture kumilos NG bidirektional AY
Simulan
bidir_module: PROSESO (en_ab, en_ba, dbus_a, dbus_b)
Simulan
- Mula sa sumulat ng isang port sa port b
KUNG (en_ab = '1 'AT en_ba = '0') at pagkatapos ay
dbus_b <= dbus_a;
dbus_a <= (iba => 'Z');
- Mula sa sumulat ng port b sa isang port
ELSIF (en_ab = '0 'AT en_ba = '1') at pagkatapos ay
dbus_a <= dbus_b;
dbus_b <= (iba => 'Z');
- Tristate ng isang port at b
ELSIF (en_ab = '0 'AT en_ba = '0') at pagkatapos ay
dbus_a <= (iba => 'Z');
dbus_b <= (iba => 'Z');
- Ang parehong mga "ports" na naka-enable
Kung hindi
dbus_a <= dbus_b;
dbus_b <= dbus_a;
Igiit ang mga maling REPORT
"Parehong Tristate Buffer ay pinagana!"Tindi TANDAAN;
END KUNG;
END PROSESO bidir_module;
END kumilos;Paalam,
cube007

 
thanks dude, kailangan kong subukan sa ang code.sa pamamagitan ng ang paraan, ano ang isang std_ulogic uri?

 
Ko nahanap ang sagot sa aking sarili.Thanks a lot!Ang mga uri ng std_ulogic
Uri na ito ay ginagamit upang kumatawan sa halaga ng isang digital signal sa isang telegrama.Para sa pangkalahatang paggamit, ikaw baka gusto ang std_logic sa halip.Ang isang senyas o variable ng ganitong uri ay maaring tumagal ng sa mga sumusunod na halaga:

'U': uninitialized.Hudyat na ito ay nai-set pa.
'X': hindi kilala.Impossible upang matukoy ang halaga na ito / resulta.
'0 ': 0 na lohika
'1 ': Lohika 1
'Z': Mataas na Impedance
'W': mahina signal, hindi maaaring sabihin sa kung ito ay dapat na 0 o 1.
'L': mahina signal na dapat na malamang na pumunta sa 0
'H': mahina signal na dapat na malamang na pumunta sa 1
'-': Huwag pag-aalaga.
Ang mga pangunahing VHDL lohika operasyon ay tinukoy sa ganitong uri: at, nand, o, ni, xor, xnor, hindi.Maaari nilang gamitin tulad ng built-in na operasyon sa bits.

 
kubo, u tunay na ginawa sa aking araw!pasalamatan ka pagayon marami!sa wakas ako pinamamahalaang upang malutas ang isang malaking problema sa aking mga disenyo.Salamat!n --- bless

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Ngiti" border="0" />
 
aeneas81 wrote:

kubo, u tunay na ginawa sa aking araw!
pasalamatan ka pagayon marami!
sa wakas ako pinamamahalaang upang malutas ang isang malaking problema sa aking mga disenyo.
Salamat!
n --- bless
<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Ngiti" border="0" />
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top