Parametrization sa Verilog, laki at unsized vectors

[raul_ap]

Kumusta, ako ang paglikha ng isang parametrized Verilog modelo na kailangang parametrize ang lapad ng bit. Sabihin ipinapalagay mayroon ako ang mga sumusunod:

 parameter ANTENNAS = 4; / / ito parameter pagbabago napakadalas reg [ANTENNAS-1: 0] myvector;

Ngayon, kung gusto ko simulan ang myvector [/ ko ] sa binary halaga 1010, kung paano ko ito nang hindi nawawala ang parametrization? Hindi ko maaaring gawin ito:

 myvector = ANTENNAS-1'b0;

Kaya ko 'ipagpalagay Gusto ko alisin ang bit lapad:

 myvector = b'0;

Ngunit sa kasong ito , dahil hindi ko tinukoy bitwidth, may [ko] myvector [/ko] pa rin ng kaunti lapad ng 4 at binary na halaga ng 0000? Kung ako gawin ito mali at may isang mas madaling paraan ng paggawa nito Gusto ko marinig ito Salamat sa maaga Raúl

 

[j_andr]

Umaasa Ang halimbawa sa ibaba ay nagbibigay ng isang hint:

 module xyz # (parameter W = 8, parameter Init_W = 4, parameter InitR1 = 4'b1010) (input / ... /); localparam Rest = W - Init_W; reg [ W-1: 0] r1, r2, r3; laging @ (posedge Clk) kung (clr) simulan r1

 

[atulaxc]

Ito ay paraan ng isa pang Sumangguni [URL = "http://www.fullchipdesign.com/verilog_memory_ram_synchronous.htm"] halimbawa mula sa link na ito [/URL] para sa (i = 0; i