S
shelkerahul
Guest
Hi lahat,Maaari anumang katawan sabihin sa akin kung paano "itali-hi" "pagkakatigil mababa" cells gumagana sa ESD problema.At gusto ko rin ang circuit digram ng mga selulaThanks in advanceRahul
Navigation
Install the app
How to install the app on iOS
Follow along with the video below to see how to install our site as a web app on your home screen.
Note: This feature may not be available in some browsers.
More options
You are using an out of date browser. It may not display this or other websites correctly.
You should upgrade or use an alternative browser.
You should upgrade or use an alternative browser.
P
p_shinde
Guest
Ang mga ito ay ang isa sa mga standard na mga cell.
Mataas na itali ay para sa Vdd, na kung saan ang kung anumang cell Gusto Vdd koneksyon pagkatapos autoplace at ruta ay piliin ang mga cell na ito sa pamamagitan ng kanyang sarili, gaya ng kanyang automated na.
Katulad din talian Mababang ay para sa Ground, hindi sigurado sa kung paano sila nanggaling sa larawan upang mabawasan ESD.---
Prasad
Mataas na itali ay para sa Vdd, na kung saan ang kung anumang cell Gusto Vdd koneksyon pagkatapos autoplace at ruta ay piliin ang mga cell na ito sa pamamagitan ng kanyang sarili, gaya ng kanyang automated na.
Katulad din talian Mababang ay para sa Ground, hindi sigurado sa kung paano sila nanggaling sa larawan upang mabawasan ESD.---
Prasad
S
sarath51
Guest
ang mga ito ay ang mga espesyal na uri ng mga cell na maaaring magamit sa mamaya bahagi ng disenyo ng disenyo para ikonekta ang mga tiyak na hudyat na mataas o mababang halaga
E
eng_Semi
Guest
sila r ginagamit upang maiwasan pagkonekta ng gate ng transistor ng diretso sa vdd o gnd.
Para sa Tei mababa, ito ay lamang ng isang diode connected pmos (ang kanyang pinagmulan konektado sa vdd at source sa gate ng nmos transistor), ang nmos transistor ay ito ang pinagmulan konektado sa lupa at ang mga alulod sa transistor u gusto mong ikonekta ang gate nito sa lupa.
Ako tunay hindi mo alam ang papel na ginagampanan ng sizing ng parehong transistors.
Para sa Tei mababa, ito ay lamang ng isang diode connected pmos (ang kanyang pinagmulan konektado sa vdd at source sa gate ng nmos transistor), ang nmos transistor ay ito ang pinagmulan konektado sa lupa at ang mga alulod sa transistor u gusto mong ikonekta ang gate nito sa lupa.
Ako tunay hindi mo alam ang papel na ginagampanan ng sizing ng parehong transistors.
W
wkong_zhu
Guest
Itali mataas at itali mababa ay ginagamit para sa tarangkahan up ng problema, tingin ko ang gate ay hindi dapat kumonekta sa kapangyarihan / gnd direkta.
E
eng_Semi
Guest
wkong_zhu wrote:
Itali mataas at itali mababa ay ginagamit para sa tarangkahan up ng problema, tingin ko ang gate ay hindi dapat kumonekta sa kapangyarihan / gnd direkta.
Itali mataas at itali mababa ay ginagamit para sa tarangkahan up ng problema, tingin ko ang gate ay hindi dapat kumonekta sa kapangyarihan / gnd direkta.
A
Asha_eda
Guest
Hi eng_semi,
I didn t ang iyong point Para sa Tei mababa, ito ay lamang ng isang diode connected pmos (ang kanyang pinagmulan konektado sa vdd at source sa gate ng nmos transistor), ang nmos transistor ay ito ang pinagmulan konektado sa lupa at ang mga alulod sa transistor u magkulang sa ikonekta ang gate nito sa lupa...
Ito would maaari nagpapasalamat kung painamin ang iyong paliwanag ..
Salamat
I didn t ang iyong point Para sa Tei mababa, ito ay lamang ng isang diode connected pmos (ang kanyang pinagmulan konektado sa vdd at source sa gate ng nmos transistor), ang nmos transistor ay ito ang pinagmulan konektado sa lupa at ang mga alulod sa transistor u magkulang sa ikonekta ang gate nito sa lupa...
Ito would maaari nagpapasalamat kung painamin ang iyong paliwanag ..
Salamat
M
markgu
Guest
Hi,
Hindi ko alam kung bakit itali cell ay maaaring gamitin para sa ESD.Karaniwang, namin magdagdag ng ilang espesyal na circuit sa ESD pad para sa proteksyon.Itali cell ay ginagamit para sa DFT, dahil kung tayo direktang ikonekta ang inputs ng STD cell sa 1'b1 o 1'b0, ito ay magiging sanhi ng ilang mga isyu para sa DFT
Hindi ko alam kung bakit itali cell ay maaaring gamitin para sa ESD.Karaniwang, namin magdagdag ng ilang espesyal na circuit sa ESD pad para sa proteksyon.Itali cell ay ginagamit para sa DFT, dahil kung tayo direktang ikonekta ang inputs ng STD cell sa 1'b1 o 1'b0, ito ay magiging sanhi ng ilang mga isyu para sa DFT
S
srftech
Guest
Ang kasaysayan ng paggamit ng mga pagsasabuwatan Lo at pagkakaugnay Hi cells ay halos tulad ng maraming damdamin na ito ay walang kaugnayan sa relihiyon.
Ang dahilan ko sinasabi na ito ay na ang ilang mga tao na gamitin ang mga ito nang walang religiously isipan na kung bakit.Depende sa iyong proseso at ang iyong disenyo ng mga ito ay maaaring o hindi maaaring kinakailangan.Karamihan sa mga tao hindi mo alam kung bakit sila ay ginagamit.
ESD at kahusayan ay ang karapatan na sagot.Sa ilang mga proseso, ang gate oksido ay mainam at sensitibo sa mga kamag-anak ang boltahe ng antas ng maliit na tilad.Na ang ibig sabihin nito para sa anumang node sa isang gate na nakatali sa isang mababang impedance, tulad ng isang GND o VDD, ang boltahe sa gate ay nakatakda ... ngunit kung ano ang mangyayari kung ang boltahe sa patuyuin o pinagmulan ng isang pag-akyat, higit sa isang maikling panahon ng oras, well pagkatapos sapat surges, ang iyong oksido kahusayan nabigo.Kadalasan ang mga ito surges ay mabilis impulses, alinman ESD o lupa bounce o ilang iba pang mabilis na lumilipas impules, dahil kung ito ay DC ... pagkatapos ay ang maliit na tilad ay operating sa labas ng mga limitasyon ng proseso.
Kaya kung paano gumagana ang tie-lo/Hi gumagana, ito ay gumagana sa pamamagitan ng paglikha ng isang DC sa antas ng landas ngunit ang isang mataas na impedance AC landas sa gate oksido, ito ay nagbibigay-daan sa ang boltahe antas sa gate sa pako pataas o pababa, na may boltahe surges sa kanyang alisan ng tubig at o pinagmulan, at kahit ang mga ito voltage spikes ay capacitively hinati sa pagitan ng lahat ng mga nodes, dahil ang gate boltahe ay pinahihintulutan na sundin o subaybayan surges sa drains / pinagkukunan, kaysa sa boltahe sa kabila ng pihikan oxides ay malinis sa loob ng more mapagparaya antas kaysa sa kung ang gate ay naging mahirap na nakatali sa isang mababang impedance GND / PWR.
Ito ay partikular na kritikal sa CDM (bayad Device Model) ESD uri ng kaganapan para sa mga IC's.
Para sa mga ito ang halos eksaktong dahilan, na makikita mo ang isang pulutong ng 65nm at 45nm (kahit ilang 130 at 90nm) na proseso na hindi nagpapahintulot ng LVT decoupling takip sa oxides nakatali nang direkta sa isang kapangyarihan o lupa terminal (gate pagtagas ng problema sa isang tabi ... kahit na din ng isang kadahilanan).
Sila ay hindi laging kailangan at madalas na umabot more lugar.Kung ang iyong proseso, iyong mga disenyo at ang mga kondisyon para sa iyong disenyo upang matukoy kung kailangan mo ang mga ito o hindi ... kapag may pagdududa gayunpaman, Gusto pinapayo na gamitin ang mga ito.
Tulad ng para sa kung paano ang mga ito ay dinisenyo, maraming format, ang pinaka-karaniwang pagiging isang malaking risistor sa serye ng gate,
ang iba na may kinalaman sa diodes o sekundaryong transistors,
atbp
SRFTech
Ang dahilan ko sinasabi na ito ay na ang ilang mga tao na gamitin ang mga ito nang walang religiously isipan na kung bakit.Depende sa iyong proseso at ang iyong disenyo ng mga ito ay maaaring o hindi maaaring kinakailangan.Karamihan sa mga tao hindi mo alam kung bakit sila ay ginagamit.
ESD at kahusayan ay ang karapatan na sagot.Sa ilang mga proseso, ang gate oksido ay mainam at sensitibo sa mga kamag-anak ang boltahe ng antas ng maliit na tilad.Na ang ibig sabihin nito para sa anumang node sa isang gate na nakatali sa isang mababang impedance, tulad ng isang GND o VDD, ang boltahe sa gate ay nakatakda ... ngunit kung ano ang mangyayari kung ang boltahe sa patuyuin o pinagmulan ng isang pag-akyat, higit sa isang maikling panahon ng oras, well pagkatapos sapat surges, ang iyong oksido kahusayan nabigo.Kadalasan ang mga ito surges ay mabilis impulses, alinman ESD o lupa bounce o ilang iba pang mabilis na lumilipas impules, dahil kung ito ay DC ... pagkatapos ay ang maliit na tilad ay operating sa labas ng mga limitasyon ng proseso.
Kaya kung paano gumagana ang tie-lo/Hi gumagana, ito ay gumagana sa pamamagitan ng paglikha ng isang DC sa antas ng landas ngunit ang isang mataas na impedance AC landas sa gate oksido, ito ay nagbibigay-daan sa ang boltahe antas sa gate sa pako pataas o pababa, na may boltahe surges sa kanyang alisan ng tubig at o pinagmulan, at kahit ang mga ito voltage spikes ay capacitively hinati sa pagitan ng lahat ng mga nodes, dahil ang gate boltahe ay pinahihintulutan na sundin o subaybayan surges sa drains / pinagkukunan, kaysa sa boltahe sa kabila ng pihikan oxides ay malinis sa loob ng more mapagparaya antas kaysa sa kung ang gate ay naging mahirap na nakatali sa isang mababang impedance GND / PWR.
Ito ay partikular na kritikal sa CDM (bayad Device Model) ESD uri ng kaganapan para sa mga IC's.
Para sa mga ito ang halos eksaktong dahilan, na makikita mo ang isang pulutong ng 65nm at 45nm (kahit ilang 130 at 90nm) na proseso na hindi nagpapahintulot ng LVT decoupling takip sa oxides nakatali nang direkta sa isang kapangyarihan o lupa terminal (gate pagtagas ng problema sa isang tabi ... kahit na din ng isang kadahilanan).
Sila ay hindi laging kailangan at madalas na umabot more lugar.Kung ang iyong proseso, iyong mga disenyo at ang mga kondisyon para sa iyong disenyo upang matukoy kung kailangan mo ang mga ito o hindi ... kapag may pagdududa gayunpaman, Gusto pinapayo na gamitin ang mga ito.
Tulad ng para sa kung paano ang mga ito ay dinisenyo, maraming format, ang pinaka-karaniwang pagiging isang malaking risistor sa serye ng gate,
ang iba na may kinalaman sa diodes o sekundaryong transistors,
atbp
SRFTech
R
raki31
Guest
hey rahul,
Ang mga mataas na talian n talian Mababang r simpleng diodes bilang Asha ipinaliwanag ng mabuti ...
sila ng tulong sa pag-iwas sa ESD problema ... sa paraan dat ....... lamang sa diwa ang mga ito bilang mga diodes r sa laban kampi tulad ng estado, bilang bayad approching resulta sa pagtaas sa ubos rehiyon .... at pagkatapos ay matapos supplying regular na boltahe ... upto ilang mga lawak talian cells na bilang ng reverse bias ... kung boltahe sa buong talian cell node ay nagdaragdag, ito ay nagbibigay-daan sa mga kasalukuyang na dumaloy sa Gnd .... nito lubos simpleng .......
Ang mga mataas na talian n talian Mababang r simpleng diodes bilang Asha ipinaliwanag ng mabuti ...
sila ng tulong sa pag-iwas sa ESD problema ... sa paraan dat ....... lamang sa diwa ang mga ito bilang mga diodes r sa laban kampi tulad ng estado, bilang bayad approching resulta sa pagtaas sa ubos rehiyon .... at pagkatapos ay matapos supplying regular na boltahe ... upto ilang mga lawak talian cells na bilang ng reverse bias ... kung boltahe sa buong talian cell node ay nagdaragdag, ito ay nagbibigay-daan sa mga kasalukuyang na dumaloy sa Gnd .... nito lubos simpleng .......
D
dporeddy
Guest
Itali Hi at talian Mababang cells ay ginagamit sa unang lugar na kung saan ang mga gate ng mga standard na mga cell na ito ay konektado sa alinman sa kapangyarihan o sa lupa.Ngayon ito ay hindi inirerekomenda na ang gate ay konektado direkta sa kapangyarihan at lupa nodes direkta tulad ng may supply glitches ay maaaring makapinsala sa pinsala.Sila magdagdag ng itali cells na walang anuman kundi resistors upang tiyakin na ang mga supply / lupa ay konektado sa pamamagitan ng mga ito.
Din bilang pangkalahatang promosyon mayroong intranet nagsimula para discussion forum tinatawag "www.rtl2gates.com.Mangyaring i-tsek ito.
Salamat
D
Din bilang pangkalahatang promosyon mayroong intranet nagsimula para discussion forum tinatawag "www.rtl2gates.com.Mangyaring i-tsek ito.
Salamat
D
V
vlsi123
Guest
Hi,
kayo maaaring magmungkahi ang mga pakinabang ng pagpasok ng itali mataas na cell at itali mababa cell sa disenyo matapos na ang paglalagay ng mga pagkakataon.?sa halip na pagpasok ito sa disenyo sa panahon na lohika disenyo.?
Salamat,
Vlsi123Added pagkatapos ng 17 minuto:Basta smal pagwawasto sa itaas, sa panahon ng 'lohika sythesis' hindi na lohika disenyo.
kayo maaaring magmungkahi ang mga pakinabang ng pagpasok ng itali mataas na cell at itali mababa cell sa disenyo matapos na ang paglalagay ng mga pagkakataon.?sa halip na pagpasok ito sa disenyo sa panahon na lohika disenyo.?
Salamat,
Vlsi123Added pagkatapos ng 17 minuto:Basta smal pagwawasto sa itaas, sa panahon ng 'lohika sythesis' hindi na lohika disenyo.