pagpilit diagram para sa synthsis

[aomeen]

Hello sa lahat,

Ako bago sa mga digital na disenyo para sa synthsis.Aking Manager nagtanong ako para sa isang diagram orasan pagpilit at input / output pagkaantala pagpilit diagram para sa aking mga disenyo.

Para sa diagram pagkaantala pagpilit, nabasa ko sa ilang mga ASIC ng libro na ito ay may kinalaman sa oras na kailangan para sa mga input na makukuha pagkatapos ng gilid orasan, at para sa mga output na makukuha bago susunod na gilid ...Ang problema ay na ang lahat ng aking mga disenyo ng mga bloke ay ideal so far "Walang synthsis-Walang antala!", Kaya kung paano Gusto kong suriin ang pagpilit antala?<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Tanong" border="0" />

ang dapat kong tukuyin ang mga ito sa mga tuntunin ng mga bloke sinasagisag pagkaantala ...ibig sabihin, ipagpalagay na D-FF ay may pagka-antala δ at Adder ay may pagka-antala ans ta para sa<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Tanong" border="0" />

Ano ang tungkol sa Clock mapilitan diagram?

Thanks in advance ...

 

[Dr_MS]

Hi,

Dapat mong tukuyin ang input / output pagkaantala sa pagpilit ng iyong disenyo para sa pagbubuo.
Isipin na ang mga inputs para sa iyong mga disenyo dumating mula sa ibang block at sila ay hindi static, kailangan mong itakda ang isang input ng pagka-antala sapagkat ang mga inputs ay hindi agad-agad na makukuha (wala sila ng isang pagka-antala).Ang orasan reference gilid nagbibigay sa iyo ng mas masahol pa kaso para sa pagka-antala.Ang parehong para sa mga outputs.

 

[aomeen]

Dr_MS wrote:

Hi,Dapat mong tukuyin ang input / output pagkaantala sa pagpilit ng iyong disenyo para sa pagbubuo.

Isipin na ang mga inputs para sa iyong mga disenyo dumating mula sa ibang block at sila ay hindi static, kailangan mong itakda ang isang input ng pagka-antala sapagkat ang mga inputs ay hindi agad-agad na makukuha (wala sila ng isang pagka-antala).
Ang orasan reference gilid nagbibigay sa iyo ng mas masahol pa kaso para sa pagka-antala.
Ang parehong para sa mga outputs.

 

[yln2k2]

Hi,Rule of Thumb para sa lahat ng mga "ports" (maliban clk) ay ibig sabihin, 40:60

Sa kaso kung ako / P pagkaantala mong gawin 40% clk panahon at bigyan ng 60% ng clk sa out side.

katulad o / p pagkaantala kumuha ng 40% at bigyan ng 60% na ang panig.

% Ang mga ito ay depende sa uri ng disenyo at ito ay iba't-ibang kung ang iyong mga module ay ang pakikipag-usap sa labas ng mundo (kung mayroon kang mga "ports" pagkuha sa isa pang maliit na tilad) ...

Tungkol sa clk ingenral kailangan mong kumuha ng source latency (na dapat dumating mula sa tuktok na antas ng pagbubuo).ito ay completly ay depende sa iyong diskarte ASIC pagbubuo ...

huwag mag-atubiling magtanong kung mayroon kang anumang mga tiyak na doubts.Salamat & Regards
yln