pag-aalinlangan sa isang pagka-antala insertion

[nsreekanthbabu]

hi,
ako hindi realise tamang pag-andar diffrence sa ibaba na expression,

# 10 a <= b;

at

a <= # 10 b;

ako hulaan sa parehong mga kaso, ang halaga ng b ay itinalaga sa isang yunit ng matapos ang 10 oras.
masiyahan tumulong ako lumitaw.

pagbati,
sree

 

[Davood Amerion]

# 10 a <= b
ay nangangahulugan na maghintay para sa 10 yunit ng panahon (ibig sabihin ns)
pagkatapos makakuha ng 'halaga b' at ilagay ito sa 'isang'
samantala
a <= # 10 b
ay nangangahulugan na makakuha ng 'halaga b' (sa zero oras) at ilagay ito sa 'isang' matapos ang 10 yunit ng oras

 

[Nir Dahan]

Tingnan ang http://www.sunburst-design.com/papers/CummingsHDLCON1999_BehavioralDelays_Rev1_1.pdf papel

ito ay magbibigay sa iyo ng medyo magandang ideya sa mga pagkaantala sa verilog - ito ay nice masyadong diagram.

Nd.

http://asicdigitaldesign.wordpress.com/

 

[risccpu]

Ang papel sa itaas ay very helpful.