Paano upang gayahin ang netlist sa gated orasan?

[davyzhu]

Hi lahat, Kapag ako magsa netlist (Verilog style) na may gated orasan, natagpuan ko ang output ay ibang-iba sa kung ano ang nakikita ko sa RTL antas (na may isang pulutong ng mga pulang 'xxxx'). Kaya idagdag ako sa tfile NCSim na ipinagbabawal ang pagkaantala at tiyempo check sa pandaigdigang saklaw (Dahil ang disenyo ay walang memory tulad ng RAM / FIFO). Ang netlist waveform tila na maging mas mahusay, ngunit may mga din ng ilang mga walang kuwenta mga pagkakaiba sa pagitan ng RTL netlist at waveforms (eg ilang mga signal ay may isang orasan advance at ang ilang mga signal ay may isang orasan pagkaantala). hulaan ko gated orasan ay hindi pag-uugali tulad ng orihinal na orasan at ipakilala lahi. Ngunit kung paano na maunawaan gated orasan kunwa uugali? Ang anumang mga puna / reference ay appreciated! Salamat! Best regards, Davy

 

[zhangpengyu]

gamit "

 

[Peter Chang]

tingin ko ang problema na nakita mo maaaring sanhi ng mga Pinasimulan. Siguraduhin mong itakda ang mga halaga na Pinasimulan para sa lahat ng signal sa RTL leval. Kung hindi, pagkatapos synthesis, sa simualtion gate-level, ang tiyempo pagkakaiba magiging dahilan hindi inaasahang mga halaga o hindi kilala ng mga halaga.

 

[Shurik]

Hi Davy!! Maaari mong synthesize ang iyong pag-uugali verilog whith opsyon non baguhin clk.

 

[satya_422]

Hi U tapos na ito pagkatapos synthesis, Dahilan 1: U ay maaaring hindi na-initialize gated orasan paganahin ang signal o 2.There maaaring voilation (setup / hold) .. - Satya

 

[maxnil]

Ang pinaka-malamang dahilan na makakuha ka ng 'kakaibang' resulta kapag ang pagtulad sa isang gate-netlist sa gated clocks ay na ang mga iba't ibang gated clocks ay itinalaga sa iba't ibang panahon delta-, at sa gayon na nagreresulta sa gilid na ang trigger registers ay hindi sinusuri / itinalaga sa eksaktong parehong delta cycle. Ang isang smal isang simpleng halimbawa ng mga problema sa mga clocks gate sa simulations (kapag hindi gumagamit ng anumang timing) ay ipinapakita dito:

 magtalaga gclk = clk & paganahin; laging @ (posedge clk) magsimula ng 'c' b sa parehong cycle ng orasan ( ngunit hindi sa parehong cycle delta). Kung nagdagdag ka ng isang maliit na pagkaantala sa 'b' at 'c', pagkatapos ito ay gumagana. Ngunit pagkaantala sa RTL-code ay pangit. Kapag nagpapatakbo ng isang gate-level kunwa dapat mong timing-data mula sa iyong synthesis tool, at pagkatapos ang lahat ng bagay ay 8hopefully) kumilos na tulad ng gagawin ito sa tunay maliit na tilad. Gaya ng dati ay maaaring ako ay may ipinaliwanag na bagay sa isang mas masalimuot na paraan kaysa sa kinakailangan.

 

[davyzhu]

Thanks a lot! gamitin ko DC na makabuo ng gated orasan. Narinig ko mag-aldaba ay ginagamit lamang sa gated orasan sa ASIC disenyo. Ay ito ng tama? tingin ko dapat ito ay gated orasan maging sanhi ng problema. nakikita ko ang waveform. At natagpuan ko kahit data at orasan baguhin at sa parehong oras ibig sabihin sa parehong oras delta (ko bawal tiyempo pagkaantala sa pandaigdigang saklaw), orasan palitan ay sundin ang mga data na baguhin. Bilang namin ang lahat ng malaman ang data ng pagbabago ay dapat sundin ng orasan baguhin. Kaya ako hulaan diyan ay dapat na gated orasan maging sanhi ng ilang lohika saligutgot sequence sa simulator. Best regards, Davy

 

[spauls]

Subukan ang orasan gating sa POWER compiler at matiyak paganahin ang tiyempo. o check clock_gating_check sa PT.

 

[Shurik]

[Quote = davyzhu] Thanks a lot! gamitin ko DC na makabuo ng gated orasan. Narinig ko mag-aldaba ay ginagamit lamang sa gated orasan sa ASIC disenyo. Ay ito ng tama? tingin ko dapat ito ay gated orasan maging sanhi ng problema. nakikita ko ang waveform. At natagpuan ko kahit data at orasan baguhin at sa parehong oras ibig sabihin sa parehong oras delta (ko bawal tiyempo pagkaantala sa pandaigdigang saklaw), orasan palitan ay sundin ang mga data na baguhin. Bilang namin ang lahat ng malaman ang data ng pagbabago ay dapat sundin ng orasan baguhin. Kaya ako hulaan diyan ay dapat na gated orasan maging sanhi ng ilang lohika saligutgot sequence sa simulator. Best regards, Davy [/quote] Hi! tingin ko kung ano! Kung mayroon kang gumagamit lamang tarangka, kailangan mong itakda variable hdlin_latch_always_async_set_reset = "true"

 

[davyzhu]

Hi Shurik, Maaari mong sabihin sa akin kung ano ang kasangkapan mo gamitin? Salamat! Best regards, Davy

 

[Shurik]

[Quote = davyzhu] Hi Shurik, Maaari mong sabihin sa akin kung ano ang kasangkapan mo gamitin? Salamat! Best regards, Davy [/quote] Hello!!! dc_shell o Sa GUI mode design_analyzer - $ ynop $ $ y

 

[research235]

hello davyzhu maaari u mangyaring sabihin sa kung paano bumuo ng SDF file sa pre layout level .. i read in ur message ur pagtulad sa gate antas net listahan na may SDF,, i am hindi sigurado sa kung paano bumuo ng ang file na ito sa synsthesis level .. maaari u mangyaring sabihin sa akin ang mga command na ginagamit para sa DC Suresh

 

[sumit_techkgp]

U may isang Pinasimulan problema sa ur netlist