Paano sa pag-aralan ang kapangyarihan consumption sa ganitong mababang disenyo kapangyarihan?

A

arunragavan

Guest
ello guys .. Well ang konsepto ng mababa kapangyarihan maaaring ipinaliwanag sa pamamagitan ng mga kadahilanan tulad ng paglipat, shortcircuit, pagtulo at static - Pagpapanatiling mga kadahilanang ito sa isip, i propose sa disenyo ng isang VLIW processor na wud maging sa ilalim ng mga globally Asynchronous at and local na kasabay teknolohiya (Gals), Una ako may sa disenyo ng isang ALU na maaaring gumanap ng mga pangunahing mga operasyon tulad ng multiplikasyon (shift at magdagdag (o) booth multiplier) division - sub - pagpaparami atbp at sa unang bumuo ng isang set ng 4-5 ALUs at doon sa pamamagitan ng gumawa ito ng trabaho sa makamit paralellism .. ang aking mga pangunahing disenyo shud isasangkot kumplikado sa compiler at simpleng hardware disenyo. ang aking buong point ay - paano i-aralan ang kapangyarihan sa pamamagitan ng ut ALU - (isa ALU ilalim Gals) at isang set ng 4 ALUs pipelined na muli ay sa ilalim ng Gals. Paano ako pumunta tungkol sa mga ito? 1:) Dapat i disenyo ang ALU makakuha ng synthesis .. ang eskematiko sa leonado spectrum - hanapin ang lugar, pagkaantala resulta optimization .. at pagkatapos ay pumunta sa para sa pag-optimize ng mano-mano. 2:) dapat i ipaalam ang software optimize para sa akin 3:) O guys lang tulungan ako sa labas .. am jes nalilito .. nalalaman shud i hahawak .. am nalilito ..
 
gating orasan ay mabuti para sa rtl disenyo. kung ikaw pa rin nais na mas mababa ang iyong kapangyarihan consuption, makahanap ng isang espesyal na dinisenyo library
 
manual trabaho ay palaging higit sa tool. arkitektura optimization gumagana mas mahusay kaysa sa mababang antas.
 
Umm koy alrite ... ako din sa tingin nito palaging mas mahusay na magkaroon ng isang manual optimization .. ang aming lab ay hindi sa gamit sa magandang tools optimize .. lahat na kami ay modelsim. atipan ng pawid ok para sa napaka simpleng antas ng abstration .. i kailangan na gawin ang kapangyarihan na pagsusuri .. tulad ng disenyo ng isang FU - sa mga simpleng yunit ng ALU .. sukatin ang kapangyarihan ut sa pamamagitan ng bawat isa sa mga FU kapag clocked seperatly - asynchronous .. nalalaman do u ppl tingin i shud magsimula sa ... mangyaring maging malaya na ibahagi ang mga saloobin ur .. :)
 
Tingin ko na batay sa mga hardware ng bawat isa sa ALU's ay pagpunta sa ubusin kaya marami kapangyarihan kaya ang kanyang mas mahusay na-optimize ang bawat isa sa kanila isa-isa sa halip na pinagsama optimization. Kaya lalo na ikaw ay may sa magsimula sa architecture favoring mababa kapangyarihan na kung saan din ay nangangahulugan pagkakaroon ng mababang gate count, pagkatapos ay maaari mong makamit ang karagdagang optimization sa isang library na dinisenyo para sa mababa kapangyarihan at gawin ang ilang mga karagdagang tweaking manual sa panahon ng synthesis sa mapilitan kapangyarihan. Ito ay tiyak na makakatulong sa iyo kung ikaw ay nagkaroon ng tiyak na mga kasangkapan vendor tulad ng kalakasan kapangyarihan atbp
 
atipan ng pawid kahanga .. kaya ako isipin i shud start ng sa isang disenyo baic ALU .. synthesis ito .. at pumasok para sa mano-manong optimization kaya na ako ay maaaring madaling mabawasan ang gate count na makuha ang minimum powerfor ang bawat pagkakataon ... Prime kapangyarihan, narinig ko ng ito .. lemme subukan upang makakuha ng aking mga kamay sa mga ito .. :) Thanks .. makakatulong sa akin ng karagdagang on ..
 
sa tingin ko na kung ang architecture ay mas mahalaga para sa mga disenyo ALU. Kung u ay hindi maaaring tumutok sa ang bilis, na wud may ilang mga pretty architecture. at Ang Full-daloy ng mga pasadyang disenyo ay mas mahusay para sa u! Tulad ng Punong powermill oras, at pathmill ay maaaring gamitin. good luck!
 
yeah ang aking mga disenyo wud na ganap customed .. atipan ng pawid alrite pagdating sa mababa kapangyarihan application tradeoff ang wud magiging halata nabawasan ang bilis at kahusayan ng mga operasyon .. nalalaman do u tingin ay maaaring maging isang alternatibo ... i dunt ay may access sa mga kasangkapan na ito .. kapangyarihan kiskisan atbp atbp. am jes walang magawa ... panatilihin sa akin pa rin pondering ..
 
maaari kahit sino sabihin ng isang bagay ang nalalaman tungkol gating orasan?
 
Clock gating ay isang paraan upang mabawasan ang kapangyarihan. Pagpapabuti ng orasan-gating para sa pag-save ng kapangyarihan Ang gate count ng ASICs ay ang pagtaas drastically habang kadahilanan tulad ng lugar, cost & kapangyarihan ay decreasing. Sa panahong ito RTL coding ay hindi limitado sa mga harap-end na disenyo tulad ng ito ginagamit upang maging at designer ay pantay nababahala sa mga isyu tulad ng layout & kapangyarihan consumption. Kahit Clock Gating ay isang kilalang-kilala na konsepto para sa pag-save ng kapangyarihan, para sa mga teknolohiya sa ibaba .18 μm kusang lumilipat OFF ng orasan ay hindi mabuti sapat. Para sa pinakamataas na kapangyarihan sa pag-save ang data toggle din pangangailangan upang maging OFF inililipat sa mga orasan. Habang ang mga kasangkapan tulad ng Power Compiler ay matalino na sapat upang malaman kung saan ang signal ay na gagamitin para sa Clock Gating, sila ay pa rin hindi marunong sapat upang baguhin ang architecture ng code sa RTL. Kung ang isang gating sangkap ay idinagdag sa sumalampak pagkatapos ay ang pagpapatupad ay i-save ng karagdagang kapangyarihan pagkatapos sa implementasyon walang ang gating elemento dahil sa ang data input sa mga kabiguan ay lamang toggled kapag kailangan. Ito ay ang pangunahing bentahe ng paggamit ng orasan gating.
 
Narinig ko na synthesis na kasangkapan ay maaaring suporta gating orasan ngayon, kaya mas designer gamitin gating orasan na gawin mababa kapangyarihan disenyo.
 
maaari kahit sino paalaman sa akin tungkol sa kalakasan kapangyarihan .. at orasan ngayon tools .. detalye .. may regards,
 
Hi lahat, sa Synopsys katunayan ay may 2 mga pangunahing produkto inilaan para sa front-end power analysis / optimization: 1. Power Compiler - kung saan ay isinama sa DC kapaligiran at din ay maaaring magamit bilang isang hiwalay na kasangkapan para sa RTL kapangyarihan pagbana lamang pagtawag pe_shell mula sa shell. Power Compiler ay nagbibigay-daan sa gawin kapangyarihan na pagtatasa at pag-optimize ang pareho sa RTL at mga antas ng gate. Power Compiler ay sumusuporta sa ilang mga pamamaraan para sa pagbabawas ng kapangyarihan tulad ng orasan gating, operand paghihiwalay, multi Vth aklatan. 2. PrimePower - ay isang ganap na hiwalay na produkto. Ito ay nagbibigay-daan sa gawin mas detalyadong pagsusuri ng kapangyarihan, ngunit ito ay hindi sumusuporta sa kapangyarihan optimization. Maaari mong mahanap ang karagdagang impormasyon sa parehong mga produkto sa Solvnet!!!
 
Hi lahat, Clock gating ay tunay mabuti point sa low-kapangyarihan disenyo. gusto ko na magdagdag ng isang huling ngunit hindi bababa punto ay mabawasan ang dalas kung posible O maging sigurado na ang lahat kabiguan ang hindi dapat galawin sa isang panahon (ibig sabihin ko mabawasan ang mga walang. ng F / F lumilipat sa isang panahon na kapag maaari) ang mga ito bagay u kailangan upang isaalang-alang sa isang panahon ng architecture. Rahul
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top