Paano sa lakas ng isang vhdl block ako / O port sa verilog pagsubok bosero

H

howardc

Guest
Hi lahat, gusto ko na magsulat ng isang verilog maninisid ng pagsubok. Ngunit sa aking disenyo, mayroong isang VHDL block. Kung ang lahat ng mga disenyo ay naka-code sa verilog, maaari naming pilitin ang isang signal tulad ng sa ibaba: pilitin top0.layer1.layer2.output1 = 1'b1; Ngunit kung paano ang gagawin kapag layer2 ay isang VHDL block? Kung ang isang tao ay pamilyar sa ito, mangyaring tulungan mo ako, salamat.
 
Kung ur gamit ncsim pagkatapos ay doon ay isang paraan ng paghahanap para sa $ nc_mirror. Its palaging masakit na magkaroon ng VHDL at Verilog magkakasamang mabuhay sa ur kapaligiran!
 
Hi,
Sa pangkalahatan ito ay isang estilo nasiraan ng loob na gamitin ang lakas upang makakuha ng verifiction tapos na, maliban sa ilang mga kaso na sulok.
Ngunit kung paano ang gagawin kapag layer2 ay isang VHDL block? Kung ang isang tao ay pamilyar sa ito, mangyaring tulungan mo ako, salamat.
Depende sa mga simulator gamitin mo, tools magbigay ng isang paraan. NC: NC_MIRROR VCS: HDL_XMR MTI: Signal Spy Aldec: Signal Agent (o ang ilang mga bagay na katulad). Kami wrote isang mahabang daster likod upang panatilihin ang iyong TB code kasangkapan independiyenteng, ngunit para lamang sa mga bahagi "probe", maaring madaling pinalawak na puwersa kung kinakailangan, tingnan ang: www.noveldv.com / eda / [probe.tgz / url] HTH Ajeetha, CVC [url] www.noveldv.com [] / url
 

Welcome to EDABoard.com

Sponsor

Back
Top