H
howardc
Guest
Hi lahat, gusto ko na magsulat ng isang verilog maninisid ng pagsubok. Ngunit sa aking disenyo, mayroong isang VHDL block. Kung ang lahat ng mga disenyo ay naka-code sa verilog, maaari naming pilitin ang isang signal tulad ng sa ibaba: pilitin top0.layer1.layer2.output1 = 1'b1; Ngunit kung paano ang gagawin kapag layer2 ay isang VHDL block? Kung ang isang tao ay pamilyar sa ito, mangyaring tulungan mo ako, salamat.