Paano pagbawi ang orasan mula sa T1/E1 stream ng paghahatid sa FPGA?

[ch_wen]

Hi, Mayroon bang kahit sino tulad upang ibahagi ang iyong karanasan na kung paano sa pagbawi ang orasan mula sa T1/E1 stream ng paghahatid sa FPGA? Salamat.

 

[omid_azmoon]

Mga DSTI & DSTO & tanggalin & C4b na & E2o: depence ano ang gusto mo, lahat ng mga ito ay maaaring maging input o output, at maaaring gamitin ito sa FPGA Kung ikaw ay may eksaktong tanong mail sa akin..

 

[Vonn]

1st kailangan ang pag-frame tibok ng iyong E1 2nd dapat mong malaman ang tumatakbo bus (St o GCI) Pagkatapos gamit ang isang 2.048 MHz (para sa E1) at panloob na FPGA DLL maaari mong mabawi ang E1 orasan sa-phase gamit ang pulse framing

 

[Black Jack]

[Quote = ch_wen] Hi, Mayroon bang kahit sino tulad upang ibahagi ang iyong karanasan na kung paano sa pagbawi ang orasan mula sa T1/E1 stream ng paghahatid sa FPGA? Salamat. [/Quote] Kung gusto mo mabawi lamang orasan maaari mong gamitin ang internal PLL, DLL sa FPGA (ngunit makita para sa hanay ng lock). Kung nais mo ring mabawi data istraktura kailangan mong magkaroon ng isang nakuhang muli na orasan (2.048 para sa E1 at 1.544 MHz para sa T1), at pag-aralan ang stream para sa pag-frame at superframing ng sync.

 

[jetset]

Maaari mong USA isang matunog circuit upang suriin ang pagtutumbas ng papasok na signal, sa mga lokal na orasan. Karaniwan ang orasan ay hindi nakuhang muli, tingnan lamang ang synchronization.

 

[Black Jack]

[Quote = jetset] ka maaaring USA isang malagong circuit upang suriin ang pagtutumbas ng papasok na signal, sa mga lokal na orasan. Karaniwan ang orasan ay hindi nakuhang muli, tingnan lamang ang synchronization. [/Quote] ako `m sumasang-ayon sa iyo. Gamitin ang parehong magaspang na tao + at magaspang na tao-signal mula sa Liu (ngunit maraming Liu `magkaroon ng malagong circuit na may panlabas na LC, ng hal EXAR XR-T56L85), O` ed magaspang na tao + sa HINDI (magaspang na tao-) - ito magbigay ng karagdagang paglipat para sa malagong circuit. Gamitin ang lokal na PLL (tulad VCXO-based) sa mas malinaw na nahango na orasan sa mula E1/T1 at para sa tumpak na sync. mo disenyo

 

[dinesh.4126]

Hi, ako messed up na sa ay na Suppsose E1 signal ay darating mula sa transmiter na kumilos bilang input sa FPGA at kami ay paggawa ng Deframing ng E1 implementaiom sa FPGA.Now kapag ang ang E1 signal dumarating kung bakit nakahilig direkta naming ibigay sa FPGA. 2) Sa CDR bascially nito mga menas na kailangan namin upang magsink. ang papasok Data sa 2.04MHZ orasan na panloob na nabuo mula sa Lupon ng Crystal. Mangyaring tumugon sa gayon na ang maaari kong malaman sa anumang paraan. Regards,