S
sj95
Guest
Mahal na lahat: Mayroon akong problema sa simulating ng isang simpleng file sa pamamagitan ng HIPICE. Kapag ako i-click ang gayahin, ang resulta ay palaging sabihin sa akin ** error ** Sa Verilog-A processing Device: file ay hindi umiiral ng CML Bakit? kung ano ang pagkakamali ay ginawa ko? Puwede ninyo akong tulungan? Salamat isang ng maraming. Ang SP file: * Pamagat:.. Simple Verilog-A risistor hdl resistor.va post pagpipilian = 1 X1 1 0 risistor r = 1 vs 1 0 1 dc vs 0 10 1 dulo Ang va na file:.. / / Simple risistor ` isama ang module na "disciplines.vams" risistor (p, n); parameter R = 1.0 mula sa (0: inf); electrical p, n; analog ko (p, n)