Paano ko magbigay ng halimbawa ng cores na nabuo sa pamamagitan ng chipscope pro

[clinton_mar]

Gumagamit ako ng "chipscope pro core generator" upang makabuo ng icon, ILA at VIO cores.Now bang parehong katanungan.
una, kung ako dapat magbigay ng halimbawa ng mga cores mano-mano sa pagkatapos HDL file?
pangalawa, kung gayon, paano ko ikabit ang "control" senyas ng lahat ng mga tatlong cores.ano ang mga "control" senyas na ginagamit para sa?
third, Ngayon ikabit ko ang mga senyas control - control0, control1 (36-bit width) ng icon para ILA at VIO separatelly. may mga ilang mga error sa naganap na kapag isalin ko ang disenyo tulad ng sumusunod:Release 6.3.03i - ngdbuild G.38
Copyright (c) 1995-2004 Xilinx, Inc All rights reserved.

Command Line: ngdbuild-intstyle Ise-dd
f: \ praktis \ chipscopepro_exam \ count_chipscopepro \ count / _ngo-UC top_count.ucf-p
xc2v1000-fg456-4 top_count.ngc top_count.ngd

Reading NGO file
"F: / gawi / chipscopepro_exam / count_chipscopepro / count / top_count.ngc" ...
Binabasa ang mga aklatan para sa mga bahagi ng disenyo expansion ...
Launcher: "ila.ngo" ay hanggang sa petsa.
Nag-load ng module na disenyo
"f: \ praktis \ chipscopepro_exam \ count_chipscopepro \ count \ _ngo \ ila.ngo" ...
null
Launcher: "vio.ngo" ay hanggang sa petsa.
Nag-load ng module na disenyo
"f: \ praktis \ chipscopepro_exam \ count_chipscopepro \ count \ _ngo \ vio.ngo" ...
ERROR: NgdBuild: 76 - File
"f: \ praktis \ chipscopepro_exam \ count_chipscopepro \ count \ _ngo \ vio.ngo" ay hindi maaaring
ay ipinagsama sa block "i_vio" (TYPE = "vio") dahil ang isa o higit pang mga Pins sa
bloke, kabilang ang aspile "sync_in", ay hindi natagpuan sa file.Mangyaring siguraduhin na
na ang lahat ng Pins sa instantiated Pins bahagi tumugma sa mas mababang antas ng
disenyo ng block (hindi isinasaalang-alang ng mga kaso).Kung may mga bussed Pins sa block na ito,
siguraduhin na ang itaas na antas at sa mas mababang antas ng netlists gamitin ang parehong
bus-pagbibigay ng pangalan sa convention.
Launcher: "icon.ngo" ay hanggang sa petsa.
Nag-load ng module na disenyo
"f: \ praktis \ chipscopepro_exam \ count_chipscopepro \ count \ _ngo \ icon.ngo" ...
null

Annotating limitasyon sa disenyo mula sa file "top_count.ucf" ...

Sinusuri ang mga detalye timing ...
Sinusuri ang mga pinalawak na disenyo ...
I_vio ERROR: NgdBuild: 604 - lohikal block '' ng mga uri ng 'vio' ay hindi maaaring
nalutas.Isang pin maling baybay ng pangalan ay maaaring maging sanhi ito, ang isang nawawalang edif o NGC file,
o ang mga maling baybay ng pangalan ng isang uri.Simbolo 'vio' ay hindi suportado sa target
'virtex2'.
BABALA: NgdBuild: 454 - lohikal net 'control0 <11>' ay walang load
BABALA: NgdBuild: 454 - lohikal net 'control0 <7>' ay walang load
BABALA: NgdBuild: 454 - lohikal net 'control0 <10>' ay walang load
BABALA: NgdBuild: 452 - lohikal net 'control1 <3>' ay walang driver
BABALA: NgdBuild: 454 - lohikal net 'control0 <35>' ay walang load
BABALA: NgdBuild: 454 - lohikal net 'control0 <34>' ay walang load
BABALA: NgdBuild: 454 - lohikal net 'control0 <33>' ay walang load
BABALA: NgdBuild: 454 - lohikal net 'control0 <32>' ay walang load
BABALA: NgdBuild: 454 - lohikal net 'control0 <31>' ay walang load
BABALA: NgdBuild: 454 - lohikal net 'control0 <30>' ay walang load
BABALA: NgdBuild: 454 - lohikal net 'control0 <29>' ay walang load
BABALA: NgdBuild: 454 - lohikal net 'control0 <28>' ay walang load
BABALA: NgdBuild: 454 - lohikal net 'control0 <27>' ay walang load
BABALA: NgdBuild: 454 - lohikal net 'control0 <26>' ay walang load
BABALA: NgdBuild: 454 - lohikal net 'control0 <25>' ay walang load
BABALA: NgdBuild: 454 - lohikal net 'control0 <24>' ay walang load
BABALA: NgdBuild: 454 - lohikal net 'control0 <23>' ay walang load
BABALA: NgdBuild: 454 - lohikal net 'control0 <22>' ay walang load
BABALA: NgdBuild: 454 - lohikal net 'control0 <21>' ay walang load
BABALA: NgdBuild: 454 - lohikal net 'control0 <18>' ay walang load
BABALA: NgdBuild: 454 - lohikal net 'control0 <17>' ay walang load
BABALA: NgdBuild: 454 - lohikal net 'control0 <16>' ay walang load
BABALA: NgdBuild: 454 - lohikal net 'control0 <15>' ay walang load

NGDBUILD Design Buod ng Resulta:
Bilang ng mga error: 2
Bilang ng mga babala: 23

Kabuuang memory paggamit ay 44,572 kilobytesIsa o higit pang mga error ay natagpuan sa panahon ng NGDBUILD.Walang NGD file ay nakasulat.

Sumulat NGDBUILD log file "top_count.bld" ...

ano ang problema?

Salamat sa inyong tulong

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Ngiti" border="0" />

 

[au_sun]

sumangguni sa chipscope mga dokumento para sa mga detalye ng koneksyon,

kung u magkulang sa magkaroon ng malinaw na ideya tungkol sa chipscope pro
sumangguni sa www.demosondemand.com website na may u tingnan ang isang video demo tungkol sa
paggamit ng chipscope pro ang paggamit ng malinaw.

 

[clinton_mar]

thank u au_sun!
Ako tiningnan ng video demo ng dati, ngunit sa demo ng mga "chipscope pro core generator", hindi ito ang sabihin sa akin kung paano idagdag ang mga cores sa mga file na HDL at kung paano connet ang lahat ng mga senyas ng mga cores.
Ngayon, mayroon akong instantiated mga cores sa mano-mano ang mga file na HDL, ngunit kailangan ko na mali ang koneksyon ng core-signal kaya na may ilang mga naganap na error kapag isalin ko ang mga disenyo.Ang ulat ay sa itaas.
Salamat!!

 

[kvingle]

control port ng icon ng core ay konektado sa ila o vio core control-in port
hindi magbigay ng halimbawa ng isang icon ng core sa bilang ng mga "ports" na kontrol ng higit pa sa ila o vio core na nais mong gamitin.

Hope this helps.

 

[omara007]

Ang nabuo cores sumama sa. Vho file ..mga file na ito ay naglalaman ng mga template ng kung paano mo magbigay ng halimbawa ng cores sa iyong DUT.Pagkatapos, idagdag ang. NGC file sa iyong direktoryo ng pagpapatupad at magpatakbo ng pagbubuo.