Paano ko ipatupad ang isang asyn ram sa Xilinx?

[netghost]

Paano ko ipatupad ang isang asyn ram sa Xilinx? Ba Xilinx ay sinusuportahan lamang syn ram?

 

[rx300]

[Quote = netghost] Paano ko ipatupad ang isang asyn ram sa Xilinx? Ba Xilinx ay sinusuportahan lamang syn ram? [/Quote] pagdudahan ko kung bakit kailangan mo ang async RAM. Xilinx RAM sync write, async nabasa. Iyon ay magandang sapat na para sa akin para sa nakaraan. rx300

 

[bubber1974]

Ang tanging paraan upang gamitin tingnan ang kabiguan (CLBs ie)

 

[it_boy]

Hi bubber1974 Gusto mo bang sabihin LUTs? Kahit LUTs ay nagbibigay ng sabaysabay na RAM. Wala ako sa tingin Async RAM binuo na may anumang bahagi ng isang CLB

 

[maestor]

Magkaroon ng hitsura sa mga file na nai-post kani-kanina (ay tinanggal o isang bagay), ito ay pakikipag-usap tungkol sa mga asynchronous FIFOs at maaaring makatulong sa iyo. Regards, Maestor

 

[E-goe]

May ay isang tala ng application sa website ng Xilinx h ** p :/ / www.xilinx.com/xapp/xapp065.pdf Tingnan ito Greetz E-goe

 

[aramis]

kung bakit hindi gamitin ang CoreGen upang makabuo ng isang asyn ram??

 

[it_boy]

Wala ako sa tingin may anumang pagpipilian upang bumuo ng gamit sa RAM ng async Coregen. Oo, asynchronous fifo maaaring binuo.

 

[leon]

Ibang asyn-RAM ang Asyn-Fifo. Asyn-fifo ay nangangahulugan na ang output port ay maaaring gumamit ng differnt orasan na iba pang kaysa kaysa sa port input data. Ngunit asyn-ram ay hindi kailangan ng anumang orasan.

 

[dada]

na genrated sa pamamagitan ng paggamit lamang CLB `s (combo). tata

 

[Zerox100]

[Quote = tata] na genrated sa pamamagitan ng paggamit lamang CLB `s (combo). tata [/quote] _http :/ / www.xilinx.com/xcell/xl32/xl32_34.pdf _http :/ / www.msa.cmst.csiro.au / proyekto / clps / clp / xilinx / ccgl_libs / ccgl_libs.html

 

[it_boy]

[Quote = Zerox100] [quote = tata] na genrated sa pamamagitan ng paggamit lamang CLB `s (combo). tata [/quote] _http :/ / www.xilinx.com/xcell/xl32/xl32_34.pdf _http :/ / www.msa.cmst.csiro.au / proyekto / clps / clp / xilinx / ccgl_libs / ccgl_libs.html [ / quote] Tunay na kawili-wili, ang parehong link ay nagpapahiwatig na ang isang asynchronous ram ay posible sa isang xilinx FPGA. Nawala ko na ng tuluyan 'lahat ng virtex pamilya datasheets at lahat ng mga ito ay nagpapahiwatig na ang mga LUTs magbigay sabaysabay na RAM. halimbawa, suriin virtex datasheet hxxp :/ / direct.xilinx.com/bvdocs/publications/ds003-2.pdf Page-4, sa ilalim ng "Hanapin-Up Tables" Ay sinuman ginamit Leonardo Spectrum upang bumuo ng asynchronous na RAM sa mga aparatong ito? Ay ito talagang posible??

 

[haifengyuyun]

at alam i coregen maaari lamang gen syn ram, kaya gamitin i bahagi syn ram ay ok, i tingin ito ay hindi thnigs ng tagatala

 

[Al Farouk]

suriin ang mga tala ng xilinx aplikasyon at FPGA-Fac site

 

[juggernaut]

Ito ay maraming mga taon dahil ako ginamit async RAM, kaya maaaring ko na off ang marka dito, ngunit hindi ka maaaring gumawa ng Xilinx ang ibinahagi sa ram (sync write / async nabasa) hitsura tulad ng async RAM sa pamamagitan ng pagmamaneho ang write input orasan sa iyong write- paganahin magsenyas sa halip ng isang orasan? Ibig kong sabihin, kahit async ram nangangailangan ng ilang kaganapan upang sabihin dito upang i-update ang mga nilalaman ng tupa na may halaga sa input bus - sa xilinx ibinahagi sa ram ito ay ang tumataas na gilid ng orasan na na kwalipikado may write ang signal na paganahin. Kaya lang itali xilinx ang sumulat paganahin mataas at patakbuhin ang iyong mga "async" magsulat paganahin sa input orasan. Maaaring may mga set-up at i-hold ang mga isyu ng timing na may kaugnayan sa ito na nee-alang ... J