Paano i-reset D paltik-flops sa isang magparehistro

[Nike]

Mayroon akong isang rehistro na ginawa ng 5 D tingnan-flops at 4 buong Adders sa ibabaw nito. Ang magrehistro na ito ay ay ito ay upang simulan mula sa zero at ipadala ang halaga na naka-imbak sa ang paltik flops sa ahas at isang beses ang halaga ay idinagdag sa ibang halaga na darating mula sa isa pang circuit ang resulta ay na fed bumalik sa ang rehistro pati na rin ang pagiging ipinadala sa ipapakita. (Ito ay gumagana tulad ng isang kontra na bilang mula sa zero sa 31 na may opsyonal na mga incerements ng 4,2,1 at hindi bilang kung ang pagpipiliang walang napiling). Ako gumagamit ng xilinx micro-controller at kailangan ko upang gumuhit ng circuit gamit ang lohika Gates at tingnan-flops lamang (hindi ako maaaring gumamit ng mga pre-dinisenyo gamit o code) Una sa lahat ay ang disenyo na tama para sa layunin na? Ikalawa ng lahat ng kung paano ko i-reset ang tingnan-flops sa simula kapag sisimulan ko ang pagbibilang (kaya na rehistro ay magkakaroon ng halaga 0 0 0 0 0 sa simula ng bilang)?

 

[bpu]

kung kailangan mo sa mga malinaw na ang rehistro sa panahon, kapag ang opsyonal pagdagdag ay hindi napili, gamitin ang mga kasabay na malinaw

 proseso ng simulan kung (rising_edge (clk)) pagkatapos kung ang (pagdagdag = 0) pagkatapos magparehistro

 

[Nike]

Walang mga hindi ko kailangan sa mga malinaw na ang rehistro kapag walang pinili ang pagpipilian. Kailangan ko sa mga malinaw na ito sa lalong madaling kapangyarihan ay konektado sa board kaya na ito ay magbilangan mula sa zero (ie: doon ay hindi anumang mga pre-naka-imbak na halaga sa anumang ang tingnan-flops) At hindi ako maaaring gumamit ng anumang iba pang kaysa sa mga Gates ng lohika at paltik flops upang magawa ito. [Laki = 2] [Kulay = # 999999] Added pagkatapos ng 5 oras 42 minuto: [/Kulay] [/laki] sinuman ay may anumang mga ideya?

 

[nand_gates]

Tingin ko ito ay kung ano ang ikaw ay naghahanap ng ........... Gamitin reset ang pagsisimula ng counter sa zero sa kapangyarihan up!

 module count (clk, rst_n, sel, ulit-ulitin, dout); input clk, rst_n; input [03:00] sel; input [03:00] ulit-ulitin; output [04:00] dout; reg [4: 0] dout_nx; (! rst_n) laging @ (posedge clk o negedge rst_n) kung dout

 

[echo47]

Xilinx micro-controller? Siguro ibig sabihin sa iyo ng isang FPGA o CPLD. Hindi gumamit ng pre-dinisenyo gamit o code? Ano ang ginagamit mo para sa disenyo ng entry? Eskematiko makuha gamit lamang Gates at tingnan-flops? Kung ikaw ay gumagamit * lamang * Gates at tradisyunal na tingnan-flops, pagkatapos ikaw ay may walang paraan upang magpasimula ang flops sa kapangyarihan up. Kailangan mo ng karagdagang input reset, o kailangan mo upang samantalahin ang FPGA / CPLD tampok na initializes ang flops sa panahon ng start-up. Tunog tulad ng sa iyo na kailangan upang mag-disenyo ang iyong nanggagalaing lohika gamit ang flops at Gates pamamagitan ng paggamit ng kahit anong papel at lapis pamamaraan ang iyong natutunan, at pagkatapos ay ipasok na disenyo sa Xilinx ang tool sa pamamagitan ng paggamit ng eskematiko makuha o HDL, kung alinman ang kinakailangan sa pamamagitan ng proyekto.