Orasan gating ng bangko registers sa isang disenyo

[vahid_roostaie]

Gusto ko sa gate ang orasan ng bangko ng rehistro ng aking disenyo. dahil maaaring alam mo na may isang pagpipilian na may pangalang: sequential_cell sa command set_clock_gating_style. hindi ko nais na gumamit ng "aldaba" bilang nanggagalaing cell, ngunit dahil ang ilan sa mga tuktok input sa antas ng disenyo ng impluwensya sa maraming mga bangko magparehistro paganahin ang mga senyas upang DC ay hindi maaaring magpasok ng orasan gatinf lohika para sa kanila at mga isyu ang mga sumusunod na tugon: ? "combinational path mula sa input port sa FF kung paano ang maaari kong ipasok ang orasan gating nang hindi gumagamit ng aldaba bilang nanggagalaing cell Mayroon bang anumang paraan upang ang DC na huwag pansinin ang epekto ng tuktok na antas ng input sa constructing paganahin signal ng bangko magparehistro Para sa Iyong Impormasyon?: ang aking nangungunang antas input ay mababa paglipat at pinipili ang mode ng operasyon ng chip.

 

[gliss]

Kawili-wiling. Bakit hindi maaari mong gamitin ang isang AT gate upang makontrol ang orasan signal sa isang module o magrehistro?

 

[shrxixi]

Na nakita ko ang maraming mga disenyo at o nand na ginamit bilang gating cell. kung ano ang eksaktong babala / error mong makita?

 

[sumit_techkgp]

May hindi dapat sa anumang problema!. Puwede ninyo bang lint ur disenyo ng maayos bago pagbubuo Sumit

 

[eternal_nan]

Maaari mong tiyak gamitin AT Gates kaysa sa integrated orasan gating latches ngunit ang orasan gating setup / hold tiyempo mula sa kabiguan na inilunsad ang paganahin signal ang AT gate kailangan upang matugunan, at ito ay kailangang explicitely check sa tiyempo. Kung gumagamit ka ng isang integrated na orasan gating cell, na partikular na arc tiyempo ay nakikilala sa pamamagitan ng disenyo.

 

[quan228228]

[Quote = vahid_roostaie] kung paano ang maaari kong ipasok ang orasan gating nang hindi gumagamit ng aldaba bilang nanggagalaing cell? [/Quote] Pagpasok ng orasan gating walang trangka, gamitin ang command tulad ng sa ibaba: set_clock_gating_style-sequential_cell none [quote = vahid_roostaie] Mayroon bang anumang paraan upang gumawa ng DC na huwag pansinin ang epekto ng tuktok na antas ng input sa constructing paganahin signal ng bangko magparehistro? [/Quote] No Power tagatala huwag pansinin ang paganahin signal na nabuo mula sa input. quan228228