Negative hold oras

M

magicball

Guest
Natagpuan ko sa aking 0.18 ASIC standard cell library, ang hold oras ng FFs ay negatibo, tungkol-0.2ns.

Posible?Ano ang ibig sabihin nito?

Salamat

 
Ito ay nangangahulugan na ang data ay maaaring magbago bago orasan gilid at walang metastable ang mangyayari.

 
RTL2GDSII, theoreticly, ito ay karapatan.Subalit ko na lang ay hindi imahe ng input ng data ay maaaring hindi balidong bago ng gilid orasan at ang output ay may-bisa.
Puwede ninyong ipaliwanag ang mga ito sa karagdagang detalye?Kapag at kung bakit ito nangyari?

Thanks a lot!

 
Ito ay karaniwang nangangahulugan na ang pagtatanim ng halaman pagka-antala sa pamamagitan ng mga pintuan at wirings na ginagamit upang bumuo ng FF ay tulad na ang data na maaaring magbago 200ps bago ng gilid orasan at pa rin matugunan ang mga pangangailangan hold oras.

 
hey, maaari mo lamang isipin na ang orasan ay maaantala sa loob ng FF ......

 
hey, maaari mo lamang isipin na ang orasan ay maaantala sa loob ng FF ......

<img src="http://www.edaboard.com/images/smiles/icon_lol.gif" alt="Tumatawa" border="0" />
 
hangga't ito ay pa rin sa 10% ng iyong constraint.Furturemore, ito ay maayos sa post-layout ng antas ng

 
Sa tingin ko ay mayroong higit na mahalaga kaysa sa dahilan lamang ng isang panloob na ng load para sa orasan mas malaki kaysa sa signal ng data, tulad ng precised sa nakaraang replies.

Ang hawakan ng oras ay depende sa mga parameter ng panukalang-batas.Karaniwan, ang hold ng panahon ay tinukoy mula sa 90% ng CLK pagsikat gilid sa 90% ng isang input bumabagsak gilid (o 10% ng isang input pagsikat gilid).Ipagpalagay na namin ang paglipat ay kinuha sa 50% ng gilid.

Kaya, gumuhit ng isang maliit na larawan ng mga senyas at makikita mo na ang matagal ng panahon ay maaaring negatibong AT sa mabisang transition (at 50%) ng orasan ay bago ang paglipat ng data, depende sa paglipat ng panahon (10% -90 %) ng mga senyas.

Malugod na pagbati

 

Welcome to EDABoard.com

Sponsor

Back
Top