Nangungunang zero anticipator

[Galos]

Kumusta, Maaari sinuman makakatulong sa akin na may verilog code ng nangungunang zero anticipator. Ang pagtatrabaho nito ay tila isang maliit na nakakalito! Anumang uri ng tulong ay pinapahalagahan ... Salamat

 

[j_andr]

Hi, Maaari sinuman makakatulong sa akin na may verilog code ng nangungunang zero anticipator. Ang pagtatrabaho nito ay tila isang maliit na nakakalito!

google? hindi sigurado kung ang ibaba ay kung ano ang kailangan mo, ngunit ito ay nakakalito ... at medyo mabilis, sa pangkalahatan - sa isang '1 'sa posisyon' i 'sa input vector nagtatakda '1' sa posisyon 'i' sa output ng vector at I-reset ang lahat ng output bits sa ibaba ang 'i'; [syntax = verilog] module leading_zero (input [BIT_W-1: 0] d_in, output reg [BIT_W-1: 0] d_out, output reg [NR_W-1: 0] nr_of_zero, output reg [NR_W-1: 0] one_position); localparam BIT_W = 16, NR_W = log2 (BIT_W); reg [BIT_W-1: 0] clr; genvar i; bumuo ng para sa (i = 0; i