Multiply hinimok sa VHDL

[iVenky]

Ako pag-aaral VHDL ngayon. Hindi ko maintindihan ito "multiply hinimok" na konsepto. Tingnan ang code sa ibaba

 NotOK: para sa i sa 0-7 makabuo accum

 

[gck]

hi iVenky, multiply hinimok ay ang kalagayan kapag ang isang solong signal ay sapilitang sa pamamagitan ng maramihang mga driver o maramihang input. Sa kaso ng code sa ilalim ng pagsasaalang-alang, ay bubuo ng makabuo ng 8 pahayag ng isang pahayag na nakasulat sa ilalim ng ito. Dahil kung saan ang signal "accum" ay mabubo sa pamamagitan ng isang (0) sa isang (7) at b (0) sa b (7). Kung saan ay ang dahilan sa likod ng error tagatala. Ang lunas sa problema na ito ay gumawa ng accum 2D array o gawain sa disenyo.

 

[TrickyDicky]

para sa mga loop ay buskad - kaya kaya mo na magtalaga accum 8 ulit.

 

[iVenky]

sa hi iVenky, multiply hinimok ay ang kalagayan kapag ang isang solong signal ay sapilitang sa pamamagitan ng maramihang mga driver o maramihang input. Sa kaso ng code sa ilalim ng pagsasaalang-alang, ay bubuo ng makabuo ng 8 pahayag ng isang pahayag na nakasulat sa ilalim ng ito. Dahil kung saan ang signal "accum" ay mabubo sa pamamagitan ng isang (0) sa isang (7) at b (0) sa b (7). Kung saan ay ang dahilan sa likod ng error tagatala. Lunas sa problema na ito ay gumawa ng accum 2D array o gawain sa disenyo.

Salamat ngunit hindi ko mahanap ito sa lohikal mga wrong.Is na lohikal na mali?

 

[blooz]

Ito para sa Bumuo ng mga pahayag accum

 

[iVenky]

ito para sa mga Bumuo ng mga pahayag accum

 

[TrickyDicky]

Mayroon kang mag-isip ng mga signal ng mga wires sa isang circuit board. Ang driver ay anumang bagay na konektado kaysa sa Aalis wire ang bukas. Kung mayroon kang maramihang mga bagay na sa pagmamaneho ang parehong wire, maaari kang makakuha ng maraming mga error nagmamaneho. Std_logic ay nilalayong magtiklop ang pag-uugali ng mga tunay na wires, kaya kung bakit kung mayroon kang dalawang mga driver para sa parehong signal na tutulan bawat iba pang mga makakakuha ka ng 'X'. Ngunit FPGAs sawayin maramihang mga driver sa loob, samakatuwid kung bakit ang code ay maaaring sumulat ng libro at gayahin sa isang 'X', ngunit synthesisor ang magtapon ng maramihang mga driver ng error. Std_ulogic ay mas angkop para sa FPGAs talaga ito lamang ang nagpapahintulot sa 1 driver, at sanay kahit gayahin na may maramihang mga driver. Sa sa Bumuo ng - ang makabuo ng pahayag ay nagpapahintulot sa iyo na may kondisyon code (kondisyon sa pagpaliwanag oras, hindi tumakbo ang oras). Ito rin ay nagbibigay-daan sa iyo upang magtiklop ng parehong bit ng mga code o entity instantiations maraming beses: halimbawa:

 signal d, q: std_logic_vector (7 downto 0); dff_gen: para sa i sa 0-7 makabuo dff_inst: dff port mapa ( clk => clk, d => d (i), q => q (i)); ang dulo Bumuo dff_gen;