maramihang mga architecture sa iisang entity sa VHDL

[delay]

Hi, Kung ako ay may dinisenyo ng ilang mga architecture ibig sabihin, (parehong function na may maramihang mga estilo) sa loob ng isang nilalang, kung paano ang mga Xilinx Ise 6 pick ang architecture sa file na disenyo? Ang mga babasahin says ito ay dapat piliin ang mga huling isa naipon. Subalit, paano ko alam na isa ito naipon sa huling? Dagdag dito, kung gagamitin ko ang "pagsasaayos" pahayag sa VHDL sa may ang kasangkapan na puwersa pick ang architecture gusto ko, ito pa rin pinipili ang isang ito gustong. Naiintindihan ko maraming synthesizers hindi sumusuporta kumpigurasyon. Pero XST ay. Delay (naantala ng teknolohiya)