lumipat freq at bandwidth ng dc-dc mode usang lalaki boltahe

[wholx]

hi, i am naguguluhan tungkol sa kaugnayan sa pagitan ng freq ang paglipat at ang bandwidth ng pangkalahatang feedback ng converter. i basahin sa isang doc na bandwidth ay dapat na 3 beses na mas maliit na ang paglipat freq, paano na? ginawa ko ang isang circuit at natagpuan ang output boltahe ng opamp error doesn't hitsura sa isang pare-pareho ang halaga hanggang i taasan ang freq ng paglipat sa isang mas mas mataas na halaga. ang orihinal na disenyo ay Fsw = 100KHz upang i ginawa ang bandwidth ng 33KHz sa isang phase margin = 75degree. sa wakas na kailangan i isang Fsw = 5MHz upang makuha ang patuloy Verramp. sinuman ay maaaring sabihin sa akin kung ano ang nangyari sa aking mga disenyo? ay i nagkakamali pagpilit sa bandwidth sa pamamagitan ng ang paglipat freq? [Laki = 2] [Kulay = # 999999] Added matapos ang 1 oras 42 minuto: [/Kulay] [/laki] makita ko na kung gusto naming bawasan ang output onda, maaari naming taasan ang output kapasidad o ang paglipat na dalas. gusto ko malaman kung may max na halaga ng paglipat ng dalas na converter ay maaaring gumana sa?

 

[VVV]

Well, na nakikita na ang paglipat ng kapangyarihan ng supply ay talagang isang sample-data sistema, ang maximum na bandwidth ay limitado sa 1 / 2 ang lumipat dalas (Nyquist ng teorama). Gayunpaman, sa totoong mundo, bandwidth ay dapat na limitado sa tungkol sa 1 / 4 sa 1 / 5 ng lumilipat dalas. Ngunit na ay hindi isang patakaran. At ito ay lamang ng isang mataas na limitasyon, hindi ito ang MAY na mataas. Bandwidth ay maaaring lamang ng ilang kHz. Gumawa ng bandwidth ng sapat na mataas upang makakuha ng lumilipas tugon na kailangan mo, habang tinitiyak ang katatagan sa ilalim ng lahat ng mga kondisyon ng load boltahe input output at karagdagang output kapasidad, na maaaring idinagdag sa load. Ang paglipat dalas maaaring nadagdagan walang isang panteorya limitasyon, ang kasalukuyang disenyo ay tumatakbo sa hanay MHz. Ano ang limitasyon ang paglipat dalas bilis ng ang transistors, ang mga pagkalugi sa mga magnetismo at windings at ang paghihirap sa drive ang mga transistors (capacitive load), na ganap na isalin sa mas mataas na pagkalugi. Gayundin, huwag kalimutan ang Emi isyu, na maaaring din maputla isang papel sa pagpili ng lumilipat dalas.

 

[huojinsi]

VVV ang paliwanag lagi sa akin ang higit pa madaling maunawaan duda. Ako masyadong humanga VVV para sa kanyang kaalaman!

 

[wholx]

thx VVV. i dumating na may isang ideya na ang output yugto ng converter ay gumagana tulad ng isang lowpass filter na harangan ang mataas na freq at pagkatapos ay nakakakuha ng dc output. karapatang ito para sa mga limitasyon ng ang paglipat freq sa bandwidth §

 

[rockycheng]

[Quote = wholx] thx VVV. i dumating na may isang ideya na ang output yugto ng converter ay gumagana tulad ng isang lowpass filter na harangan ang mataas na freq at pagkatapos ay nakakakuha ng dc output. ay ang karapatang ito para sa mga limitasyon ng ang paglipat freq sa bandwidth § [/quote] tingin ko ito ay lamang ng isang pangunahing kinakailangan para sa paglipat ng dalas. Ang poste na ipinakilala sa pamamagitan ng mababang pass filter ay mas mababa kaysa sa bandwidth ng converter, habang ang bandwidth ay 1 / 4 sa 1 / 5 beses na mas mababa kaysa sa dalas ang paglipat, bilang VVV sinabi.

 

[wholx]

rockycheng, u ay kanan. i mistook ang bandwidth ng bayad converteur sa poste ng output yugto. Nais ko lang upang magbigay ng isang intuitive view sa dahilan na ang bandwidth Fbw ay limitado sa pamamagitan ng paglipat ng dalas ng Fs. subalit u guys kailanman basahin ang sumusunod na doc mula sa Ti? sabi ng isang bahagi sa pahina 8 na kung saan ko na-highlight na ang kabuuang bandwidth ay napili sa loob ng saklaw Fs/10 <Fbw <Fs / 3. ginamit namin ang parehong tech kabayaran sa proyekto ko lang natapos. gayunpaman pagkakaiba ay ang aming Fs ay 100KHz at output kapasidad at inductance ay 10uF (sa ESR = 10mohms) at 22uH medyo. upang tumbasan ang mga hindi matatag na converter, i ilagay ang dalawang mga zero sa malapit sa poste na ibinigay ng LC. sa katunayan, ginawa ko ng isang disenyo ng compensation network sa isang pangkalahatang Fbw = 1MHz at phase margin ng 40 degrees, ngunit dahil sa mas maliit Fs = 100KHz, i ay upang mabawasan ang Fbw sa paligid 30KHz at natapos na may isang 75 degree phase margin. isa pang puwersahin dahil sa ang mga parasitiko capacitances na limitado na ang min na halaga ng mga capacitances sa kabayaran at kaya limitado ang max halaga ng risistor at kaya ang DC makakuha ay hindi nakakamit sa isang mas mataas na halaga. lamang na nais upang ibahagi ang mga ito sa U. Ang anumang mga puna ay malugod.

 

[out to lunch]

teknikal na panandaliang sa compensating ng boltahe regulators mode usang lalaki ... http://www.intersil.com/data/tb/tb417.pdf

 

[VVV]

Mo ba talagang sukatin ang makakuha ng yugto ng iyong converter, o mo lamang kalkulahin ito? Medyo madalas, kung anong ninyo bang sukatin ang diffrerent, dahil sa ang mga parasitics na hindi mo accunt para sa. At dahil lang sa kabayaran ay isang BW ng 1MHz, hindi ito ang ibig sabihin na ito talaga ang anumang. Marahil maaari mong ibahagi ang mga halaga ng mga bahagi (inductor, cap, ESR) at mga bahagi ng feedback. Gusto kong kumuha ng tumingin sa kanila. Tulad ng para sa ang DC makakuha ng masyadong maliit, hindi ko maintindihan na. Kung ginamit mo ang network ng kabayaran na iniharap, at pagkatapos na ay walang DC path sa pagitan ng amp ang output ng error at ang (-) input, kaya ang DC makakuha ay dapat lamang limitado sa pamamagitan ng opamp, hindi ang feedback.

 

[wholx]

ikaw ay kanan VVV, ang DC makakuha ay hindi naiimpluwensyahan ng network feedback, ngunit makakuha ng kabayaran network sa pagitan ng ang unang zero at ikalawang zero ay katumbas ng ratio ng mga ang dalawang risistor sa network ng puna. samakatwid, para sa mas mataas na dalas, ito ay tulad ng feedback na gumaganap ang makakuha ng DC, pati na rin ang DC makakuha ng opamp.