lubhang kakaiba problema kailangan ng tulong, pls

[lhlbluesky]

i dinisenyo ng isang circuit SH (sample-holde), tulad ng mga nagpapakita ng larawan (fig1). consisits ito ng apat TG at dalawang Buffer, SA ay isang pagbabago ng signal, una, S1 ay sa, at SA ay naka-imbak sa C1 (lamang na tinatawag na IN1), pagkatapos, S2 ay sa, SA (ay nagbago) ay naka-imbak sa C2 (IN2 ). matapos ang isang habang, S3, S4 sa sa parehong oras, ang readout ang pagkakaiba ng IN1 at IN2 (fig2). na, S3 at S4 ay ang parehong signal. orihinal na, gamitin i ng mga S3 at S4 para sa iba't ibang mga ports sa layout, at idagdag ang i stimilus sa apat na mga ports, siyempre, S3 at S4 magkaroon ng parehong stimilus, S3 at S4-magkaroon ng parehong stimilus, at ang resulta ng simulation ay ok ( 12 bit resolution). habang gusto ko upang ikonekta ang S3 at s4, S3 at S4-sama-sama hiwalay sa layout, kaya lamang dalawang mga ports na kailangan. gayunpaman, kapag muling palabas ng pelikula ang simulation, ang resulta ay masyadong masamang, ibang-iba, lamang ng 8 bit resolution. Ako sigurado na, lamang i kumonekta sa kanila magkasama sa layout ng maikling wire (fig3), walang ibang tao. ngunit bakit? bakit ang resolution ng may ganitong malaking pagbabawas? i cheched ang aking layout, maliban ang dalawang pagkonekta wire, walang iba pang mga pagbabago ay ginawa. ngunit ang resulta ng simulation ay lubhang kakaiba, maaari anumang tulong sa akin? salamat lahat.

 

[lhlbluesky]

sa fig3, tanging ang dalawang idinagdag na mga stimilus, isa para sa S3 (S4), isa para sa S3-(S4-). i talagang kailangan ng iyong tulong, salamat. [Laki = 2] [Kulay = # 999999] Added pagkatapos ng 16 minuto: [/Kulay] [/laki] at pagkatapos i kumonekta S3 at S4, S3 at S4-, ang resulta ng simulation nagpapakita na, ang resolution tanggihan ay nagsisimula sa node pagkatapos ng unang lumipat (na ay, ang positibong dulo ng buffer), pero hindi ko nagbago na bahagi, i lamang na idinagdag ang dalawang maikling wire bilang fig3 nagpapakita. ito ay lubhang kakaiba, bakit?

 

[dick_freebird]

Bakit S3/S4 hindi time-staggered ang parehong bilang S1/S2? Sigurado ka na ng alang ang liko / sa pag-aayos ng oras na kinakailangan para sa ang amplifiers upang subaybayan ang input? Hanapin ang mga panloob na nodes, ang amplifier + at - input, at makita kung sila ay ganap na husay bago ang susunod na lumipat ng gilid. Baka lamang ikaw ay nagdagdag ng masyadong magkano ang loading para sa anumang SA source impedance, o marahil OUT2 lamang ay nangangailangan ng mas maraming oras kaysa sa iyong ibinigay (kung OUT1 ay mabuti ngunit OUT2 ay hindi). Ito ay hindi hitsura CAD schematics, kaya maaari mo ring tumingin para sa ilang mga typo sa netlist, na maaaring shorting ng mga nodes at pagdodoble capacitances, o tulad ng. Muli probing ang mga intermediate nodes ay maaaring ipakita ang (dapat silang time-naiiba, kung hindi ikaw ay pagkuha ng malapit sa paghahanap ng pagkabit error taya ko).

 

[lhlbluesky]

ayon sa aking sistema na kinakailangan, S3/S4 hindi time-staggered. bukod, ang amplifier na ang + at - input ay ganap na husay bago ang susunod na gilid lumipat, at tanggihan ang resolution ay nagsisimula sa node pagkatapos ng unang lumipat (na ay, ang positibong dulo ng buffer), pero hindi ko nagbago na bahagi. masyadong kakaiba, bakit?

 

[lhlbluesky]

sinuman ay maaaring makatulong sa akin, o magbigay sa akin ang ilang payo?

 

[lhlbluesky]

ano ang dahilan?

 

[erikl]

[Quote = lhlbluesky] kung ano ang dahilan? [/Quote] Via iyong S3, S4 Lilipat kayo ay ang paglikha ng isang maikling-circuit sa pagitan ng 2 sa halip mababa-resistive buffer outputs. Ipagpalagay kabuuang simetrya, gusto mo makuha ang sentro ng halaga sa pagitan ng 2 outputs. Kabuuang mahusay na proporsyon, gayunpaman, ay lubos na mahiwaga, kaya kang anumang mga halaga sa pagitan.

 

[lhlbluesky]

hi, erikl, hindi ko maintindihan kung ano ang sinabi mo, maaari mong magsalita ng mas malinaw? salamat.

 

[erikl]

dick_freebird [/i] ipinahiwatig. At suriin ang iyong S1, S2 signal lumipat kung may (pa) cross-usap mula sa S3, S4 kapag parehong mga pares ay shorted. Ang parehong mga input ng + ng mga buffers apektado pantay sa pamamagitan ng resolution ang marawal na kalagayan, o naiiba? Kung naiiba, ang iba't ibang mga cross-talk ay maaaring ang dahilan. Gusto malakas pagmamaneho ng S1, S2 baguhin ang anumang bagay? Walang karagdagang mga ideya, kasalukuyan, paumanhin!