@ ltera Bagyong PLL

[michahamod]

Does kahit sino malaman kung bagyo PLL ay sumusuporta sa mga sumusunod:
Magpasok ng orasan: 32.4 MHz
Output clk0; 32.4 MHz (parehong sa input at align na ito)
Output clk1: 10.8Mhz (input / 3, align sa input)

Sa qu (at) rtus II ver 2.2 (SP2) sa kanyang tila OK, ngunit sa qu (at) rtus II ver 3.0 (SP2)
Na nakukuha ko mula sa mega wizard na ito PLL maaaring hindi ipinatupad.

 

[drwho78]

Ang iyong PLL ay hindi maaaring ipatupad sa Bagyong.Sa SP2, ang megafunction bug ay nakatakda.Sa pamamagitan ng Bagyong PLL, ang pinakamababang VCO kadalasan ay 300 MHz at Pinakamataas na kadalasan ay 800 MHz.Sa pamamagitan ng isang input dalas ng 32.4 MHz, ang PLL multiplies 32.4 MHz sa pamamagitan ng 16 upang makakuha ng 518.4 MHz.Upang makakuha ng 10.8 MHz output, ang post-scale counter ay may sa paghati-hatiin sa pamamagitan ng 48.Sa kasamaang palad, Bagyong post-scale counter ay may pinakamataas na hahatiin sa pamamagitan ng 32.

Ang iyong disenyo ay maaaring ipatupad sa Stratix, na kung saan ay may isang post-scale counter ng 512.

Sa nawala na cost-FPGAs, ikaw maluwag ang ilang function.

 

[cd505]

michahamod
u maaari gumawa ito sa q3 SP2.
ito
ay madali.

 

[cfft]

Ako ay may narinig na ang PLL sa @ ltera fpga aparato na ito ay hindi umaandar nang mabuti.
Kung nais mong gumamit ng maramihang mga fration, ang pagganap na ito ay hindi mabuti.
Paano ang tungkol sa abate ratio ng PLL sa @ ltera aparato? Kahit sino ay maaaring kumpirmahin ito?
Salamat!

 

[davorin]

BTW:

Puwede ang c0/c1 outputs mula sa PLL maging programmed na maging eksakto 180 degrees bahagi shifted?O kaya ay parehong outputs tumatakbo nang malaya?

Kailangan mo ng mataas na clocks (> 200MHz) bahagi shifted sa double ang RAM sumulat rate (o;

At paano ko gayahin na may PLL sa disenyo?Ang simulator synthesizes malayo ang PLL.