kung paano sumulat sa ibaba verilog code sa vhdl

[tarkyss]

b = a {1'b1}; ay hindi isang constant

 

[Kukaz]

b

 

[tarkyss]

b ay std_logic_vector halimbawa ng isang = 4 pagkatapos b = 1111

 

[echo47]

Hindi ko alam kung magkano ang VHDL, ngunit sa Verilog tingin ko [Kulay = brown] b = a {1'b1}; [/Kulay] ay isang syntax error. Siguro ibig sabihin mo [Kulay = brown] b = {a {1'b1 }};[/kulay] ngunit na ng isang error masyadong kung ang pag-uulit multiplier [Kulay = brown] isang [/Kulay] ay hindi isang constant.

 

[tarkyss]

Paumanhin, ay constan na tinukoy sa 'define

 

[Kukaz]

para sa ako sa 0 sa isang-1 loop b (I)

 

[echo47]

O gawin ang isang bagay tulad nito: b

 

[aji_vlsi]

Subukan ang gumagamit ng VHDL aggregates ito. Basahin ang FAQ: www.vhdl.org/comp.lang.vhdl/ Kung ito "isang" ay tumutukoy sa laki ng "b", pagkatapos lamang: b '1 '); HTH Ajeetha www . noveldv.com