kung paano realise ng ganitong uri ng tubo gamit Acceldsp?

[totohaha]

Ako ngayon ang paggamit ng Xilinx AccelDSP ang pag-convert ng aking matlab code sa FPGA.Ako dumating
sa kabila ng mga sumusunod na problema.Could kahit sino sabihin sa akin kung paano mag-realise ang mga sumusunod na
uri ng parellism gamit AccelDSP?

% desgin_script
para sa n = 1: NUMSAMPS
% Tumawag disenyo function
outdata = design_func (indata );
wakasan

rst_data = desgin_func (param_data)
(
y = sub_desgin_func1 (x);% gastusin 5 orasan cycles
z = sub_design_func2 ;% gastusin 10 orasan cycles
)

Tulad ng ipinapakita sa itaas, ang design_script supply indata bilang pampasigla sa design_func.
ang design_func caculate y batay sa input x, at pagkatapos ay caculate z base sa y,
sa wakas feed resulta z bilang outdata.Tulad nang makikita mo na, kahit na ang buong design_func
gumastos ng 15 orasan paikot, matapos ang unang 5 orasan paikot, sub_design_func1 maging idle at
magagamit na maaaring feeded sa mga susunod na indata, at iba pa.Kaya kung paano mapagtanto tubo
para sa mga kaso na ito upang ang bawat sub_design_func sa loob ng design_func trabaho simutanously?