L
lzh08
Guest
Ang sumusunod ay ang 6250 divider: Library ieee; PAGGAMIT ieee.std_logic_1164.all; ENTITY Div_6250 AY Port (SysClk: sa std_logic; ClkOut: out std_logic); END Div_6250; architecture Devider NG Div_6250 AY pare-pareho N: integer: = 3124; signal Counter: integer RANGE 0 SA N; - fredevider (2 * (N +1)) signal Clk: std_logic; simulan ang proseso (SysClk) Simulan KUNG SysClk'event AT SysClk = '1 'pagkatapos KUNG Counter = N pagkatapos Counter