kung paano gamitin ang 2 "clk" sa isang "proseso"!! ?

[vvsvv]

Sa kung ano ang alam ko, isa lamang clk maaaring ginamit sa isa proseso, gayunpaman, ako ay upang gamitin ang 2 clks sa proseso, kung paano ito gawin !?????? MAAARING I. .... -------------------------------------------------- -------------- cnt_pel_P: proseso (CLK2, i-reset) simulan kung (vref'event at vref = '1 'at rts0 = '1') o (i-reset = '1 ') at pagkatapos cnt_pel

 

[vvsvv]

Paumanhin! Nakalimutan ko na sabihin ng isang bagay: VREF ay isa pang "clk", ang dalas ay mas mas mababa kaysa clk2!! Fvref = 1 / (720 * 576) * Fclk2

 

[alba800]

Mo upang gumawa ng dalawang mga proseso, isa para sa bawat halaga ng orasan, at pagkatapos dapat kang magtakda ng ilang mga mekanismo upang makakuha ng mga ito synchronize isa sa bawat isa

 

[gnomix]

[Quote = vvsvv] Bilang sa kung ano ang alam ko, isa lamang clk maaaring ginamit sa isa proseso, gayunpaman, ako ay upang gamitin ang 2 clks sa proseso, kung paano ito gawin !?????? MAAARING I. .... -------------------------------------------------- -------------- cnt_pel_P: proseso (CLK2, i-reset) simulan kung (vref'event at vref = '1 'at rts0 = '1') o (i-reset = '1 ') at pagkatapos cnt_pel

 

[vvsvv]

salamat unang! ngunit, ang code mga gumawa ng kondisyon na "kung (vref'event at vref = '1 'at rts0 = '1') o (i-reset = '1 ')"? at kung ano ang higit pa, kung hindi ko nais 3 clk2 'pagkaantala ng panahon? Gusto ko lang sa prodece isa clk panahon pluse sa lalong madaling kondisyon ay matugunan sa "walang pagkaantala"? kung paano ito gawin pagkatapos? salamat muli!

 

[gnomix]

> Ngunit, ang code mga gumawa ng kondisyon na> "kung (vref'event at vref = '1 'at rts0 = '1') o (i-reset = '1 ')"? Pagkakaiba Ang ay na sa aking source ang "(vref'event at vref = '1 'at rts0 = '1')" reset ay syncronous sa CLK2. makita ang naka-attach wave. > Kung hindi ko gusto ang panahon ng 3 pagkaantala ng clk2 '? Gusto ko lang sa prodece isa clk panahon pluse sa lalong madaling kondisyon ay matugunan sa "walang pagkaantala"? kung paano ito gawin pagkatapos? > Salamat muli! Maaari mong bawasan ang pagka-antala (ses ang sumusunod na code) ngunit pansin sa mga problema ng metastability. Ang Library ieee; PAGGAMIT ieee.std_logic_1164.all; ENTITY Prova ay port (CLK2, reset, vref, rts0: SA STD_LOGIC; cnt_pel: buffer integer hanay 0 hanggang 15); END prova; architecture SYN NG prova AY signal vref_sh: std_logic; pare-pareho MAX_PEL: integer: = 14; simulan ang proseso (CLK2, reset) simulan kung i-reset = '1 'at pagkatapos vref_sh = MAX_PEL) o (vref_sh = '0' at vref = '1 'at rts0 = '1') at pagkatapos cnt_pel

 

[roger]

dahil ang HDL ay nangangahulugan na ang wika hardware paglalarawan, kaya ba kayong mag-isip ang umiiral anumang tingnan-sumalampak cell na may dalawang clk pagmamaneho? kung hindi, bakit kailangan mo ng dalawang clk sa isang proseso? Duda ko?