Kung paano bumuo. Lib tiyempo na aklatan para sa subblock ibinigay malaking proporsyon hierarchical P & R?

[chris_li]

Hi Guys, FE koponan ay may partitioned ang disenyo sa iba't subblocks. BE team nagbabalak na tumigas ang mga ito isa isa at pagkatapos ay gawin integration sa tuktok na antas. Sapagkat, para sa bawat subblock, kung paano sa kumuha. Lib tiyempo library tulad na ng SRAM, na kung saan ay binuo sa pamamagitan ng memory tagatala? Anumang dokumentasyon maaari reference? Thanks in advance.

 

[nav_vlsi]

u maaari subukan ito [url = http://vlsi-expert.blogspot.com/2011/02/etm-extracted-timing-models-basics.html] ETM (nakuha Timing Models) pangunahing kaalaman | VLSI concepts [/url]