Kumbinasyon ng VHDL at Verilog code?

[vishwa]

Hi, Sa isang disenyo ng sistema, ang ilang mga module ay tapos sa VHDL at iba sa Verilog. kami makakuha ng anumang mga isyu pagkatapos ng pagsasama ng ang lahat ng mga module mula sa parehong VHDL at Verilog. Mangyaring iminumungkahi kung ano ang gagawin. Regards, Vishwa

 

[FvM]

Mixed wika disenyo ay lubos na normal sa aking opinyon. Mapapansin mo, na ang IP core na ibinigay mula sa mga vendor ng FPGA at mga ikatlong partido ay madalas ay binuo mula sa halo-halong mga module ng wika. Sa ilang mga kaso, kahit na paghihigpit ng isang HDL wika ay isang dahilan upang gamitin ang isa pang para sa ilang mga bahagi ng disenyo. Bilang isang partikular na punto, halo-halong wika simulation marahil ay nangangailangan ng karagdagang mga lisensya ng software, ngunit ito ay karaniwang supported.When instantiating module ng VHDL sa Verilog, mga generics dapat ay natukoy sa pamamagitan ng lumang estilo # () syntax sa halip ng defparam, na ay hindi suportado sa pamamagitan ng ModelSim sa halo-halong wika .

 

[atena]

May paggalang sa disenyo: Maaari mong madaling ihalo ang mga module sa Verilog at VHDL magkasama kung sila ay may kaugnayan sa bawat isa sa pamamagitan ng paggamit ng Disenyo tagatala ... (1) Sa pamamagitan ng paggalang sa simulation: VCS-MX ay maaaring suportahan ang halo-halong HDL simulation ... (2).

 

[jonyRoyal]

Ya ... Ang tunay na ... ay mong harapan ang problema depende sa kung ano ang simulator mo gamitin VHDL kailangan upang listahan ng verilog file na kailangan hindi-order ng listahan ng file NC, modelsim, vcs ay alagaan abt ito