Kailangan ba naming magsa-post ng synthesis verilog file??

[arunjatti]

Kailangan ba naming magsa-post ng synthesis verilog file??Kung
kaya't kung paano?Sa aling tool namin ay dapat na tularan ito, cos kapag Im gayahin ang. V file sa Xilinx ito ay nagpapakita ng mga error??
Sa Xilinx lamang gawin na kailangan namin upang magdagdag ng anumang mga library na may kaugnayan sa Disenyo tagatala
Thanks in Advance
Arun

 

[asicganesh]

Ikaw ay kailangan Xilinx sinauna aklatan tulad unisim at simprim aklatan ..i-download at i-install simprim aklatan xilinx mula sa website ..

Post synthesis XST ay bumuo ng isang Verilog file na sa lahat ng antas ng gate primitives at isang sdf file ..gamitin ang mga ito upang gawin Post synthesis kunwa, Sta ...

 

[aravind]

Gamitin ang DC-FPGA tagatala sa synthesis xilinx lib para sa iyong disenyo.
Kunwa ay dapat kahit na matapos synthesis.
Kung hindi mo gusto mong gawin sa pagganap sa pamamagitan ng kunwa modelsim / vcs / NC-SIM ..U ay maaaring pumunta para sa pormal na pagpapatunay sa pamamagitan ng ritmo LEC o SNPS pormalidad ..

Salamat
aravind

 

[asicganesh]

u maaari gumamit modelsim o ncsim upang maisagawa ang Sta o GLS

 

[aravind]

Asicganesh ...Sta na ito ay hindi ginawa sa pamamagitan ng ncsim o modelsim ..
Dont-post ng maling impormasyon ..

Salamat
Aravind R

 

[asicganesh]

Oops!sorry gamitin ang PT para sa Sta thanks aravind para sa pagwawasto

 

[arunjatti]

hello sa lahat,Maraming salamat sa inyong mga sagot, Im sa ASIC, ang prob ay may. V file na nalikha sa SNPS DC, gusto kong tularan ng file upang suriin ang mga pag-andar ng disenyo nito pagkatapos ay mapped sa 180 nm library,

Ininom ko ang parehong. V file at kunwa sa Xilinx, ngunit ito ay hindi kunwa,
Kaya, kung saan ang dapat kong gayahin ang file na ito, ito ay nagpapakita ng error sa Xilinx ... Im hindi ma-verify ang. V file, kailangan ko upang mapatunayan ito. V file kaya na ako ay maaaring pumunta para sa paglalagay at pagruruta
Thanks in Advance
Arun

 

[no_mad]

Hi aunjatti,

Quote:

ang prob ay may. v file na nalikha sa SNPS DC, gusto kong tularan ng file upang suriin ang mga pag-andar ng disenyo nito pagkatapos ay mapped sa 180 nm library,

 

[ljxpjpjljx]

oo, ikaw ay dapat na ang iyong netlist sa isa simulator: modelsim, ncsim, vcs!

 

[pini_1]

Oo.Ito ay inirerekomenda upang siguraduhin synthesis napunta ang OK.
Maaari din ninyong gamitin, kung ang iyong disenyo ay hindi masyadong malaki, ang malayang icarus simulator.

A pulutong ng mga halimbawa sa http://bknpk.no-ip.biz
Isang verilog-post ng synthesis halimbawa,
ang paggamit xilinx at icarus, ay sa
http://bknpk.no-ip.biz/LEON/AHB_APB_leon/AHB_APB_verilog.html

 

[VLSIDesigner]

Sa ASIC disenyo, Icaus Verilog lamang pagganap RTL kunwa, ay hindi magawa GLS sa tiyempo ng antala.Ikaw ay dapat gamitin ang isang plug-in na kasangkapan sa pagsamahin sa Icarus, hal iSDF plug-in ngunit masyadong lumang bersyon!