X
xiongdh
Guest
////////////////////////////////////////////////// /////
style1:
reg reg_temp1, reg_temp2;
unang
simulan
reg_temp1 <= 1'b0;
reg_temp2 <= 1'b0;
wakasan
laging @ (posedge orasan)
reg_temp1 <=! reg_temp1;
laging @ (posedge orasan & reg_temp1)
reg_temp2 <=! reg_temp2;
////////////////////////////////////////////////// / / / /////////////////////////////////////////////////// /////
style2:
reg reg_temp1, reg_temp2;
unang
simulan
reg_temp1 <= 1'b0;
reg_temp2 <= 1'b0;
wakasan
laging @ (posedge orasan)
reg_temp1 <=! reg_temp1;
laging @ (posedge orasan)
kung (reg_temp1)
reg_temp2 <=! reg_temp2;
////////////////////////////////////////////////// / / / /
sa kunwa kasangkapan verilog-xl
ang kunwa resulta ay hindi pareho.sa estilo ng 1.the alon ng dalawang signal ay pareho.sa estilo ng 2 reg_temp1 's frequence ay dalawang beses ng reg_temp2.
Kung bakit ito nangyari ????????????
style1:
reg reg_temp1, reg_temp2;
unang
simulan
reg_temp1 <= 1'b0;
reg_temp2 <= 1'b0;
wakasan
laging @ (posedge orasan)
reg_temp1 <=! reg_temp1;
laging @ (posedge orasan & reg_temp1)
reg_temp2 <=! reg_temp2;
////////////////////////////////////////////////// / / / /////////////////////////////////////////////////// /////
style2:
reg reg_temp1, reg_temp2;
unang
simulan
reg_temp1 <= 1'b0;
reg_temp2 <= 1'b0;
wakasan
laging @ (posedge orasan)
reg_temp1 <=! reg_temp1;
laging @ (posedge orasan)
kung (reg_temp1)
reg_temp2 <=! reg_temp2;
////////////////////////////////////////////////// / / / /
sa kunwa kasangkapan verilog-xl
ang kunwa resulta ay hindi pareho.sa estilo ng 1.the alon ng dalawang signal ay pareho.sa estilo ng 2 reg_temp1 's frequence ay dalawang beses ng reg_temp2.
Kung bakit ito nangyari ????????????