italaga ang signal sa variable

M

mohammadyou

Guest
hi lahat Sa aking proyekto, i upang magtalaga ng signal sa variable! kung paano i gawin ito. magtalaga ng signal sa variable at kabaligtaran? at i pinahihintulutan upang idedeklara ang proseso sa Generate bloke:? shock: kung gusto i idedeklara ang sunud-disenyo sa Generate block ano ang dapat i gawin salamat yousefi
 
Suriin II) A, II) B [url = http://webdocs.cs.ualberta.ca/ ~ amaral/courses/329/labs/VHDL_Reference.html # signal_assn] VHDL Syntax Reference [/url] Alex
 
Pinapahalagahan mo i mayroon i isang pagkakamali dahil magtalaga i signal sa variable at sa tingin ko dapat i gamitin
 
Ako ng paumanhin ngunit hindi kailanman i ginamit ang mga bloke sa VHDL hinanap ko gamit google, nahanap na i dalawang gabay [url = http://www.cs.umbc.edu/portal/help/VHDL/concurrent.html # pagkakaisa] VHDL magkakasabay Pahayag [/url] [url = http://www.ics.uci.edu/ ~ jmoorkan / vhdlref / blocks.html] VHDL Reference Gabay - I-block ang Statement [/url] ang iyong proyekto para lamang sa simulation o dapat ito na-synthesize , sa pangalawang link na ito sabi ni Kapag walang bantay kundisyon bloke ay isang pagpapangkat kasama ng mga sabay-sabay na pahayag sa loob ng isang architecture. Maaaring magkaroon ng mga lokal na signal, ipinahayag ang constants atbp. KUNG ay kasama ang isang opsyonal na kondisyon ng bantay, ang bloke ang nagiging isang nababantayan block. bantay kundisyon ay dapat magbalik ng isang boolean na halaga, at kontrol nababantayan mga asignatura ng signal sa loob ng bloke. Kung ang mga kondisyon ng bantay ay sinusuri sa False, ang biyahe sa anumang nababantayan signal mula sa block "lumipat off" at pabaya block pahayag ay karaniwang binabalewala ng mga tool sa synthesis ng logic (ii ang lahat ng mga bloke sa loob ng isang architecture "pipi "). Nababantayan block pahayag ay karaniwang hindi suportado para sa synthesis. Sequential (ie tingnan-sumalampak at rehistro) pag-uugali ay maaaring imo-modelo gamit ang nababantayan bloke, ngunit muli para sa synthesis at pagiging madaling mabasa mas mahusay na ito ay inilalarawan gamit ang proseso sa "clocked". kaya ito aktwal na sinasabi na nababantayan mga bloke ay hindi maaaring synthesize at Inirerekomenda upang gamitin ang proseso. Alex
 
salamat para sa iyong tulong ay dapat i synthesis aking proyekto: malungkot :: malungkot :: malungkot:
 
Hindi ko eksaktong maunawaan ang iyong problema. Dapat mong mas mahusay na magbigay ng isang halimbawa ng code (hindi mahalaga kung ito ay may mga syntax error) upang linawin ang iyong intensyon. Iyong palagay, na hindi ka maaaring maglagay ng isang proseso sa isang bloke ng Generate subalit mali. Maaari kang magkaroon ng anumang kasabay na code, kabilang ang mga bahagi instantances at sunud-bloke. Bilang isang halimbawa:
Code: 
 PARA SA ko SA 0 SA 15 Bumuo ng PROCESS (Clk) BEGIN KUNG rising_edge (Clk) pagkatapos c (i)
 
hindi ko eksaktong maunawaan ang iyong problema. Dapat mong mas mahusay na magbigay ng isang halimbawa ng code (hindi mahalaga kung ito ay may mga syntax error) upang linawin ang iyong intensyon. Iyong palagay, na hindi ka maaaring maglagay ng isang proseso sa isang bloke ng Generate subalit mali. Maaari kang magkaroon ng anumang kasabay na code, kabilang ang mga bahagi instantances at sunud-bloke. Bilang isang halimbawa:
Code: 
 PARA SA ko SA 0 SA 15 Bumuo ng PROCESS (Clk) BEGIN KUNG (Clk) rising_edge pagkatapos c (i) Output_Layer (i)); pagtatapos proseso; pagtatapos makabuo ng;
sa modelsim may i ito error vhd (113): Ilegal na kasunod na statement. para sa linya na "SF: Sigmoid_Function port mapa (Net => Net_Layer (i), Output => Output_Layer (i));" 1) mayroon i dalawang sabay-sabay na pahayag na nais i execute ang isang pahayag pagkatapos ng iba pang mga pahayag [kung maaaring i gamitin nababantayan block sa synthesis, ang aking problema malulutas] 2) kapag i baguhin ang aking listahan ng sensitivity sa (Net_Layer (i) ng kaganapan ') i ang error na ito: vhd (111): Expression ay hindi isang signal. salamat sa iyo kaya magkano at i humihingi ng paumanhin para sa aking Ingles
Click to expand...
 
Hindi mo maaaring gamitin ang port mapa sa loob ng isang proseso. [Url = http://www.cs.umbc.edu/portal/help/VHDL/concurrent.html # gene] VHDL magkakasabay Pahayag [/url] Alex
 
Instantiation ay hindi nagawa ng bahagi sa loob ng proseso. Halimbawa ang maaaring ilagay sa labas ng proseso. hal:
Code: 
 g_example: para sa ii sa 1 downto 0 makabuo ng magsimula u_example: component halimbawa ng port mapa (X => x (i), Y => y (1-i), Z => z); end makabuo ng; [ / code] na magbigay ng halimbawa ng dalawang bahagi, g_example.0/u_example, at g_example.1/u_example. kung ang mga pangalan ay mahalaga para sa iyong UCF file, tandaan na ang ilang mga synthesizers ay NUMBER ang mga pagkakataon mula 0 sa halip na gamitin ang bumuo ng variable. halimbawa, ang bahagi na konektado sa x (1) ay na pinangalanang .0 dahil ito ay ang unang na elaborated. din ang bahagi na konektado sa x (0) .1, bilang ang pangalawa elaborated. Sa karamihan ng mga kaso, ito ay hindi mahalaga.
 
Instantiation ay hindi nagawa ng bahagi sa loob ng proseso. Halimbawa ang maaaring ilagay sa labas ng proseso. hal:
Code: 
 g_example: para sa ii sa 1 downto 0 makabuo ng magsimula u_example: component halimbawa ng port mapa (X => x (i), Y => y (1-i), Z => z); end makabuo ng; [ / code] [/QUOTE] ok ngunit kung paano i maaaring magpasok ng kondisyon sa aking sabay-sabay na pahayag halimbawa gusto i lumikha ng ito [code] Build_NN_Layer1: i sa 0 sa Layer_Perceptron Generate Net_Layer (i) Net_Layer (i), Output => Output_Layer (i)); pagtatapos makabuo ng;
dapat i isingit ang kundisyon para sa Build_NN_SF, na i bang ito statement lugar sa output ng Net_Layer (i) at sensitibo sa na Net_Layer (i): -?? Salamat: ideya:
Click to expand...
 
dapat i isingit ang kundisyon para sa Build_NN_SF, na i bang ito statement lugar sa output ng Net_Layer (i) at sensitibo sa Net_Layer (i)??
Click to expand...
Instantiating isang bahagi ay nangangahulugan na "pinaandar" unconditionally. Hindi mo maaaring gawin itong nakasalalay sa anumang kundisyon. Bahagi ay tulad ng isang bloke ng logic hardware sa isang circuit na may wire ng input at output. Hindi mo maaaring magpasya na magkaroon ang mga ito sa circuit para sa isang orasan ikot ng at-bypass para sa isa. Kung nais mong magsagawa ng operasyon na nakasalalay sa karagdagang mga kundisyon, mayroon kang upang magdagdag ng isang paganahin ang signal sa ang kahulugan ng component, na ay nakatakda ayon sa iyong mga intensyon. Dapat mo ring isaalang-alang, na proseso sensitivity listahan ay binabalewala sa synthesis execpt para sa gilid sensitibong mga kaganapan.
 
salamat sa iyo para sa iyo paliwanag, kung i isulat ang aking code tulad nito
Code: 
 Build_NN_Layer1: para sa i sa 0 sa Layer_Perceptron Generate Net_Layer (i) Net_Layer (i), Output => Output_Layer (i)); end na bumuo ng;
paraan, sinulat ni i sabay-sabay na pahayag, sigmoid_function na drived sa Net_Layer kapag i-synthesize ang code na ito sa Ise i babala: "ang BABALA: Xst:. 524 - lahat ng mga output ng pagkakataon ng mga bloke ay hindi nakakabit sa block halimbawa na ito ay inalis mula sa idisenyo kasama ang lahat ng nakapailalim na logic "para sa bawat pag-ulit ng henerasyon ang babalang ito palabas kung saan ay ang aking problema?!!
 
SF: Sigmoid_Function port mapa (Net => Net_Layer (i), Output => Output_Layer (i));
Click to expand...
ikonekta mo ang lahat ng 9 Net_Layer sa Net at lahat ng 9 Output_Layer sa Output, Saan mo tukuyin ang net at output? Ano ang bit haba ng? Alex [COLOR = "Silver"] [SIZE = 1] ---------- Post idinagdag sa 16:21 ---------- Nakaraang post ay sa 16:12 ---- ------ [/SIZE] [/COLOR] rin sa ilang punto mong italaga sa logic na nilikha mo sa isang aktwal na pisikal na port (ng chip), ang anumang bagay na hindi ginagamit ay inalis. Alex
 
narito ang aking uri ng Signal
Code: 
 Pixel_1: sa STD_LOGIC_VECTOR (15 downto 0);
lahat ng Pixel Parehong bilang ito
Code: 
 generic (Layer_Perceptron: integer: = 12), uri Bound_Net array (0 hanggang Layer_Perceptron) ng STD_LOGIC_VECTOR (15 downto 0); signal Net_Layer: Bound_Net; signal Output_Layer: Bound_Net;
at bahagi mayroon i
Code: 
 Port (Net: sa STD_LOGIC_VECTOR (15 downto 0); Output: out STD_LOGIC_VECTOR (15 downto 0) );
i kumonekta sa bawat pag-ulit isa Net_Layer sa Net at pagkatapos ay magresulta ilagay sa Output_Layer
 
i kumonekta sa bawat pag-ulit isa Net_Layer sa Net at pagkatapos ay magresulta ilagay sa Output_Layer
Click to expand...
At Output_Layer pagmamaneho wala, kaya lahat ay inalis.
 
salamat sa iyo upang much8-O i nakalimutan magtalaga output_layer: oops: kapaki-pakinabang:-D ay may magandang pagkakataon.
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top