Isalin ang code mula sa primitives sa dalisay na wika

[alexru]

Hello.
Maaari mo ng tulong sa akin upang isalin ang code na ito sa purong verilog na hindi ginagamit ang SRL16?

Code:module Eee (clk, q);

input clk;

output [17:0] q;supply0 GND;

supply1 VCC;kawad [17:0] q;

genvar g;

lumikha

para sa (g = 0; g <18; g = g 1) magsisimulang: SRL16_inst

SRL16 SRL16_inst (

. Q (q [g]),

. A0 (GND),

. A1 (GND),

. A2 (VCC),

. A3 (GND),

. CLK (clk),

. D (q [g])

);

wakasan

endgenerate

endmodule

 

[news]

Komisja Europejska upubliczniła wykaz niebezpiecznych produktów - adapterów do prądu oraz ładowarek sieciowych, których użytkowanie może powodować zagrożenie dla życia i zdrowia konsumentów. Na liście znalazły się znane marki, jak np. Samsung, Michelin, Technolux, Rb Mobile, a także szereg urządzeń tzw. "no name", czyli produktów (najczęściej podróbek) bez podanej informacji o producencie.

Read more...

 

[echo47]

Ito asta maibigan a Xilinx FPGA.

Ang iyong Eee module outputs zero na tuloy-tuloy.Ano ang ipalagay ito gawin?Ay isang bagay na nawawala, tulad ng halaga ng initialization sa isang UCF?

Xilinx XST ay hindi matalino na sapat upang ipahiwatig (awtomatikong mabuo) ng isang SRL16 kung ang unang halaga ay non-zero.Napansin ko na ito ng ilang taon na ang nakaraan, at ito ay tila pa rin totoo sa 9.1.03i bersyon.Hindi ko pa tried 9.2i pa.