intialization sa VHDL

A

amburose

Guest
ako ay may problema kapag ako intialize ang halaga sa bahagi nilalang ...
pagbubuo at kunwa ay may karapatang ... pero tunay na oras ako got iba't ibang mga resulta mula sa kunwa ....

library IEEE;
gamitin IEEE.STD_LOGIC_1164.ALL;
gamitin IEEE.STD_LOGIC_ARITH.ALL;
gamitin IEEE.STD_LOGIC_UNSIGNED.ALL;huling entity ay
Port (a: sa std_logic_vector (31 downto 0): = x "FE3A3AB2";
k: sa std_logic_vector (31 downto 0): = x "00,112,233";
clk: sa std_logic;
rst: sa std_logic;
q: sa std_logic_vector (1 downto 0);
d: out std_logic_vector (7 downto 0));
huling wakas;

architecture asal ng huling ay
signal c, d1: std_logic_vector (31 downto 0): = x "00,000,000";
signal count: integer saklaw 0-255: = 0;
signal en: std_logic;
simulan

proseso (a, k, c, d1, clk, rst)
simulan
kung (rst = '0 ') at pagkatapos ay

d <= x "00";
en <= '0 ';
elsif (clk = '1 'at clk'event) pagkatapos ay
d1 <= hindi (isang xnor k);
c (31) <= d1 (31);
loop1: para sa ako sa 30 downto 0 loop

c (i) <= c (i 1) xor d1 (i);

dulo loop loop1;

kaso q ay
kapag "00" => d <= c (31 downto 24);
kapag "01" => d <= c (23 downto 16);
kapag "10" => d <= c (15 downto 8);
kapag "11" => d <= c (7 downto 0);
kapag iba => d <= x "00";
tapusin kaso;
kung ang dulo;dulo proseso;dulo-asal;
sa parehong paraan ako ilagay ang halaga sa loob ng architecture .. i got perfect resulta

ibig sabihin, ...

d1 <= hindi (x "FE3A3AB2" xnor x "00,112,233"); sa halip ng d1 <= hindi (isang xnor k);im gamit xilinx proyekto navigator 6.3i ...
ito software problema ........ o ano pa .....
plz nito sa kagyat na ....

Salamat muli ng pagdinig mula sa u. ...

 
Hate ko na sabihin ito ngunit maaaring ito ay ang kasangkapan.Kung maaari mong kailangan mo upang i-download ang pinakabagong bersyon ng Ise at pagkatapos ay subukan ulit.Ang iyong code asta pagmultahin at sa mga hindi nakakagulat na ang iyong aktwal na resulta ay naiiba mula sa iyong kunwa.

Ang mga mas bagong bersyon ng ang kasangkapan Ise ay karaniwang takdang limitasyon ng mas maaga release kaya bigyan na subukan at ipaalam sa amin kung paano ang mga bagay-bagay sa trabaho out.

E

 
makita sa tool na muna ....

pagkatapos siguro subukan na ilagay ang mga ito sa parehong halaga sa numero sa isang pangkaraniwang pagkatapos ay magtalaga ng mga ito sa isang at k. .. o gumawa ng constants at magtalaga ng kanilang mga halaga sa isang at k. ... ang maaari mong gawin na dahil sila ay hindi nagbago sa buong programa

 
Walang babala ......
ang code ay dito ... pero i got parehong problema ....

library IEEE;
gamitin IEEE.STD_LOGIC_1164.ALL;
gamitin IEEE.STD_LOGIC_ARITH.ALL;
gamitin IEEE.STD_LOGIC_UNSIGNED.ALL;huling entity ay
Port (a: sa std_logic_vector (31 downto 0);
k: sa std_logic_vector (31 downto 0);
clk: sa std_logic;
rst: sa std_logic;
q: sa std_logic_vector (1 downto 0);
d: out std_logic_vector (7 downto 0));
huling wakas;

architecture asal ng huling ay
signal c, d1: std_logic_vector (31 downto 0): = x "00,000,000";

simulan

proseso (a, k, c, d1, clk, rst)
simulan
kung (rst = '0 ') at pagkatapos ay
d <= x "00";

elsif (clk = '1 'at clk'event) pagkatapos ay
d1 <= hindi (isang xnor k); - hindi (x "FE3A3AB2" xnor x "00,112,233");
c (31) <= d1 (31);
loop1: para sa ako sa 30 downto 0 loop

c (i) <= c (i 1) xor d1 (i);

dulo loop loop1;

kaso q ay
kapag "00" => d <= c (31 downto 24);
kapag "01" => d <= c (23 downto 16);
kapag "10" => d <= c (15 downto 8);
kapag "11" => d <= c (7 downto 0);
kapag iba => d <= x "00";
tapusin kaso;
kung ang dulo;dulo proseso;dulo-asal;pero ngayon web-update ng 6.3i hindi magagamit ......
ito ang problema ...

 
Port (a: sa std_logic_vector (31 downto 0): = x "FE3A3AB2";
k: sa std_logic_vector (31 downto 0): = x "00,112,233";Sa "tunay na" mundo ay walang paraan upang initilize inputs na gusto, kailangan mo na mag-aplay ang tunay na signal, din

signal c, d1: std_logic_vector (31 downto 0): = x "00,000,000";

hindi na gagana ang kailangan mong i-reset ang gumamit ng signal sa initilize mga halaga.Para na simpleng kasangkapan HDL code ay HINDI isang problema

 
Quote:

signal c, d1: std_logic_vector (31 downto 0): = x "00,000,000";

hindi na gagana ang kailangan mong i-reset ang gumamit ng signal sa initilize mga halaga
 
Xilinx Sinusuportahan din ng HDL initialization ng mga registers sa kanyang FPGAs at CPLDs.

Hindi ko na kailangan ng isang asynchronous i-reset sa aking Xilinx proyekto FPGA.

 
Signal at port assignment ay tinapon sa proseso ng pagbubuo.Ang tampok na ito ay nakalaan lamang sa mga kunwa pagmomolde at layunin.Ito ang dahilan kung bakit makakuha ka ng dalawang magkaibang mga resulta.

Ang tanging bagay na maaari mong ibigay sa isang takdang halaga sa panahon ng kahulugan ay isang pare-pareho.

 
Quote:

Signal at port assignment ay tinapon sa proseso ng pagbubuo.
 
bilang isang pangkalahatang patakaran: initialization ng signal (din ng mga "ports" dahil sila ay mga senyas) ay hindi synthesizable.hindi xilinx o altera, actel, ql, ...suporta na.
Subalit para sa ilang mga fpgas maaari mong gamitin ang ilang mga katangian (tulad ng init para sa xilinx fpgas) upang magpasimula ram o lut.

ngunit tandaan fpga synthesizers laging pansinin initializations ng signal (subukan sa xst, synplify, Leonardo at ... makakakuha ka ng katulad na resulta).Subalit bilang malayo gaya ako malaman kung nais mong gumawa ng isang asic maaari mong gamitin ang hudyat ng initialization (hindi ko trabaho sa asics).

 
amir81 wrote:

bilang isang pangkalahatang patakaran: initialization ng signal (din ng mga "ports" dahil sila ay mga senyas) ay hindi synthesizable.
hindi xilinx ni @ ltera, actel, ql, ...
suporta na.
 
Tingnan ang isang halimbawa mula qu (sa) rtus handbook na may VHDL code ng isang Magrehistro sa reset at Mataas na Power-Up Level.
Code:

Signal q: STD_LOGIC: = '1 '; - q ay isang default na halaga ng '1'

PROSESO (clk, i-reset)

Simulan

KUNG (i-reset = '1 ') at pagkatapos ay

q <= '0 ';

ELSIF (rising_edge (clk)) at pagkatapos ay

q <= d;

END KUNG;

END PROSESO;
 
HDL magrehistro initialization sa Xilinx Ise ay inilarawan sa mga XST User Chapters Guide "VHDL Language Support" at "Verilog Language Support":
http://toolbox.xilinx.com/docsan/xilinx92/books/docs/xst/xst.pdf

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top