I-reload Disenyo sa Modelsim (Xilinx Ise + ModelSim)

[ravics]

1. Mayroon bang paraan upang i-reload ang VHDL disenyo sa Modelsim nang hindi balik sa Ise sa pamamagitan ng paggamit ng mga utos ng scripting sa modelsim? 2. Ano ang pamamaraan upang itala ang mga UNISIM & Xilinx Corelib sa Modelsim? nakuha ko ang tala na ito mula sa isa ng tutorial unibersidad: restart at tumatakbo ang simulation sa muli ay hindi ay isama ang anumang mga pagbabago na ginawa mo sa iyong module o kakabit ng pagsubok. Upang makita ang mga epekto ng mga pagbabagong ito, isara ModelSim at patakbuhin muli ang asal proseso modelo gayahin sa Ise. Anumang paraan out? Sinubukan kong kino-compile ang disenyo. Fdo & ay i-restart ang-f ngunit walang mga pagbabago ay inkorporada.

 

[TrickyDicky]

vcom / vlog ay ang mga utos ng modelsim recompile ilang source code. restart ay i-restart ang isang simulation, sa anumang recompiled code dinala in Kung recompile ka ng isang library, ikaw ay recompile ang lahat ng mga file na gumagamit na library.