Hindi pumitik ng isa pang katanungan kumawag-kawag

[matbob]

Hi sa lahat,

Nabasa ko ang tungkol sa maraming latches at paltik flops.Dumating na ang pagtatapos na paltik flops ang mga gilid-trigger at latches ang mga antas ng tirggered.

Maaari isang tao sabihin sa akin kung paano gilid na ito nakaka-trigger ng tunay na mangyayari?

Alam ko kung paano ito gumagana sa isang master-alipin paltik kabiguan at ito ay nangangailangan ng dalawang gilid ng isang (umaangat o bumabagsak) para sa master na ipasa input sa mga alipin at ang susunod na kaagad ng isang (pagbagsak o sumisikat) para sa alipin na ipasa ang mga input sa output.Ito ay kung ano ang mangyayari sa ICS tulad ng 7,473: Master Slave JK paltik kabiguan at mula sa datasheet: lohika Ang estado ng J at K inputs ay hindi dapat pinapayagan na baguhin ang orasan habang ang HIGH.

Ok pagmultahin hanggang ngayon.

Ngayon ay dumating sa isang kabiguan D paltik: 7,474.Hindi sinasabi ng anumang bagay tungkol sa master alipin architecture at mula sa datasheet: Ang data sa input ng D siguro nagbago habang ang orasan ay mababa o mataas na nang hindi naaapektuhan ang mga outputs hangga't ang data ng setup at hold beses ay hindi lumabag sa.
at ang paltik flops ay positibong gilid ang nag-trigger.

Kaya 7,474 nangangailangan lamang ng isang gilid at ito ay isang gilid ng aparato ang nag-trigger ngunit 7,473 nangangailangan ng 2 mga gilid (isa pagsikat at pagbagsak ng isa) at ay din sa gilid ng isang nag-trigger aparato.

Ngayon ay maaari isang tao masiyahan sabihin sa akin kung paano gumagana ang 7,474 na may isa lamang gilid at kung ano ang tunay na nangyayari sa panahon na ito setup at humawak ng panahon?

 

[FvM]

Tingnan ang isang pagganap na circuit mula sa datasheet TI 74HC74<img src="http://images.elektroda.net/76_1263071219_thumb.gif" border="0" alt="Not another flip flop question" title="Hindi pumitik ng isa pang katanungan kumawag-kawag"/>

 

[matbob]

Hi FvM,

Salamat sa sagot.Kaya ito ay nagpapakita na ang D paltik flops ay ipatupad ang paggamit ng pintuan paghahatid.Katulad din na may iba pang mga paltik flops masyadong gamit ang architecture?
Maaari kang magbigay ng ilang numero na bahagi?

Thanks in advance.

 

[FvM]

Pagkakahawa Ang pintuan ay magagamit lamang sa mga disenyo ng CMOS.TTL na aparato ay maaaring inaasahan na gumamit ng isang katumbas na circuit gate.
Ikaw ay dapat ma-figure it out.Ang mga kagiliw-giliw na punto ay, na ang mga disenyo ng nagpapatupad ng isang master-alipin prinsipyo,
Gusto ko ng iba pang inaasahan paltik flops na gawin ang parehong.