gated orasan vs CE (Clock Paganahin) para sa Mababang Power Disenyo

[eda_wiz]

hi,
gated orasan vs CE (Clock Paganahin) para sa Mababang Power Disenyo.

na kung saan ang isa ay mabuti para sa isang mababang kapangyarihan disenyo.
comments please.
Gayundin mangyaring banggitin ang ibang poupular mababa kapangyarihan methodologiestnx

 

[kwkam]

Gated orasan ay magpapakita sa maraming og problema tulad ng signal racing.Ito ay kailangan ng isang tunay maingat na disenyo.Paganahin ang orasan ay isang mas karaniwang mababa sa kapangyarihan deisgn.

 

[roli]

Gated Clock:
Pro - Less kapangyarihan (tungkol sa ~ 40% ng flip-sumalampak kapangyarihan ay anyaya sa Clock input yugto).
Con - Ito ay HINDI DFT (Design Para sa Test) sang, at hindi kaya methodological.Paganahin ang orasan:
Pro - DFT sang, Sta sang
-Con - Kahit na orasan ay pinigilan, lakas ng AY-anyaya sa pitik-sumalampak input yugto!

Iba Pang Mababang-Power methodologies:
1.Gamitin ang alon counter sa halip ng mga kasabay counter
2.Architect iyong RAMs data lapad gamit Less haligi / hilera amplifiers.
3.Gamitin ang layout ng sahig pre-plano taktika upang mabawasan ang haba ng metal / poly interconnects (upang mabawasan Rc at capacitive loading).
4.Tulad ng maraming bilang ng posibleng orasan-isla, at bilang mga mas maliit na operating frequency (ies) na maaari mong.

 

[rfsystem]

Ako ay may na nagsimula sa analog domain.Kaya Gusto ko ang orasan paganahin.Ang kaibahan ay lamang na ang mga CLKI-> CLKO pagkaantala ngayon ay predictable at hindi papangitin ng P & R.Gayon pa man ang input ay hinihimok ng orasan driver.Kaya ang pagbabawas ay 50-90%.Kung ang orasan paganahin ay nakapaloob sa orasan puno diyan ay maaaring sa isang malapit na isang perpektong 100% bawas sa mababang hilig.Ngunit ito ay isang mas analog pamamaraan.

 

[farmerwang]

Ko, sa pinaka-ASIC aklatan, ang orasan paganahin ang pin ng isang pitik-sumalampak ay ipinatupad sa pamamagitan ng paglalagay ng isang MUX sa harap ng pitik-sumalampak D input, kapag CE ay pinaandar,
ang mga bagong data ay piliin, sa kabilang banda, Q ay wired sa D, kaya ang lumang data ay mananatili.Kaya talaga, Clock Paganahin ay wala ang gagawin sa pagbabawas ng kapangyarihan.Kung gusto mong i-save ang kapangyarihan, dapat mong gamitin ang orasan gating pamamaraan, na sa katunayan hindi paganahin ang orasan ng flip-flops.Mayroong maraming mga paraan upang gawin ito, ngunit kung ano ang kailanman na gamitin mo, ang mga sumusunod na alituntunin ay dapat na sinundan:
1.maiwasan ang orasan glitch
2.maiwasan ang clip ang orasan aktibong bahagi
3.bawasan ang epekto sa DFT coverage

Higit pang mga detalye, mangyaring sumangguni sa synopsys kapangyarihan produkto manuals, gaya ng "Power Compiler User's Manual".

 

[pagmumukha]

Orasan gating teknikong paksang pinag-aaralan ay napaka-pangkaraniwan sa araw na ito.Lahat ng ASIC aklatan naglalaman ng orasan gater cells na ginagamit para sa mga layunin.Ito
ay sigurado na ikaw ay dapat na maging maingat kapag gumagamit ng mga ito ngunit ang lahat ng mga mobile na sistema ang mga ito kailangan mo ng orasan gater selula upang mabawasan ang kapangyarihan comsumption.Ito ang tanging paraan upang makakuha ng isang mahusay na optimization.

 

[rod_wu]

Sino ang maaaring ipaliwanag "CE (orasan paganahin)" kahulugan?

 

[sandusty]

Hi, rod_wu:

I believed farmerwang had posted iyong sagot.
..... ang orasan paganahin ang pin ng isang pitik-sumalampak ay ipinatupad sa pamamagitan ng paglalagay ng isang MUX sa harap ng pitik-sumalampak D input, kapag CE ay pinaandar,
ang mga bagong data ay piliin, sa kabilang banda, Q ay wired na D, kaya ang lumang data ay mananatili.....

Hayaan akong maglagay ng karagdagang mga linya dito.Sa CE, orasan pa malinis lumilipat sa clk input ng lahat ng mga flops, ngunit ang data sa likod ng mga CE gate (s) palaging malinis, hanggang sa CE ay pinakawalan.Ang kapangyarihan ng malinis nasusunog sa orasan ng network, ngunit ang magpahinga ng ang ckt lamang ang kailangan upang mag-alala tungkol sa mga tagas.

 

[goodhope]

Kaya ito ay data-paganahin ang sumalampak, CE ay talagang nakalilito

 

[sunjimmy]

Hi,

Gaya malayo gaya ako malaman, indayog had iminungkahing ilang mababa kapangyarihan disenyo dumaloy sa kanilang mga backend na kasangkapan na kung saan ay baguhin ang pangwakas na gate-level netlist.Ako had heard na 30% na kapangyarihan pagbabawas ay nakakamit sa pamamagitan ng real tapeout.Ang kasangkapan ay gumagamit ng paraan ng ritmo ay batay sa gated-orasan pamamaraan.Could isang tao na pamilyar sa mga kasangkapan na nagbibigay ng ritmo ng kanyang karanasan sa amin?

Thanks in advance