gamitin ang NC-verilog simulation altera ulat erro IP

[well]

Ginamit ko ang NC-Verilog5.1 upang gayahin ALTERA ng IP (DDR2 controller, gamitin ang quartus9.0 upang bumuo), ngunit encouter erro: ncvlog: * E, UMGENE (altera_mf.v, 23972 | 5): Ang isang 'endgenerate' ay inaasahan [12.1.3 (IE EE 2001)]. Hanapin ko ito erro mula sa file ng altear_mf.v, ang file na ginamit bumuo. tulad ng sa ibaba: bumuo ng kung (depth <3) simulan laging @ (posedge clk o negedge reset_n) simulan kung (reset_n == 0) dreg