S
sj_helen
Guest
sino ang maaaring tumulong? ako malutas ang sample hold circuit disenyo ng problema??<img src="http://i37.tinypic.com/15q50k8.jpg" border="0" alt="error in sample hold circuit.who can help me !" title="error sa sample hold circuit.who ay maaaring makatulong sa akin!"/>ctrl1 para Halimbawang Phase, ctrl2 para Hold Phase
Ko na naka-disenyo ng isang opamp, na ginagamit sa mga pangunahing Sampel & Ihinto ang circuit.
Circuit ay tapusin na ang sample at hold function sa pamamagitan ng paglipat capacitors.
Ay may lamang 2 capacitors sa circuits SH.Ang mga ito ay ang dalawang kaugalian Sampling Capacitors na kung saan ay konektado sa kaugalian inputs ng opamp ayon sa pagkakabanggit.
Sa Phase Sample, inputs opamp ay shorted at konektado sa Vcm.outputs opamp ay din shorted, ngunit hindi konektado sa Vcm.Dalawang capacitors ay sampling kaugalian signal input ayon sa pagkakabanggit.
Sa Hold Phase, inputs opamp at outputs ay bukas circuits.At ang "signal" panig ng capacitors ay konektado sa opamp's outputs sa parehong panig.
Theoretically, sa Hold Phase, inputs opamp's ay dapat "Virtual Ground" na may boltahe halaga ay katumbas sa Vcm.at ang mga voltages sa kaugalian outputs dapat eksakto ang parehong bilang kaugalian inputs.
Ngayon ay dumating ang dalawang mga problema:
1, Sa Hold Phase, boltahe halaga ng inputs opamp's ay hindi Vcm, at isang maliit na mas mataas kaysa sa Vcm.
Kaya paano ito nangyari?at kung paano harapin ang problemang ito?
2, Pagkatapos Sampling at Hold para sa unang senyas, kapag sa Sample Phase para sa ikalawang signal, outputs ang opamp's ay dapat shorted at ang boltahe halaga ay dapat Vcm.
Subalit, ang resulta ng kunwa ay hindi subukin ito.Kunwa ay nagpapakita kung ang mga naka-tapos na unang senyas ay nasa pinakamataas na antas ng input signal, at pagkatapos ay sa ikalawang Phase Sample, ouput voltage level ay mas mataas kaysa sa Vcm; Sapagkat, kung ang finnished unang siganl sa pinakamababang halaga, ang output na antas ay mas mababa kaysa sa Vcm.
paano ito nangyari?at kung paano harapin ang problemang ito?
Thanks a lot.
Huling na-edit sa pamamagitan ng sj_helen on 05 Sep 2008 12:26; edit ng 3 beses sa kabuuang
Ko na naka-disenyo ng isang opamp, na ginagamit sa mga pangunahing Sampel & Ihinto ang circuit.
Circuit ay tapusin na ang sample at hold function sa pamamagitan ng paglipat capacitors.
Ay may lamang 2 capacitors sa circuits SH.Ang mga ito ay ang dalawang kaugalian Sampling Capacitors na kung saan ay konektado sa kaugalian inputs ng opamp ayon sa pagkakabanggit.
Sa Phase Sample, inputs opamp ay shorted at konektado sa Vcm.outputs opamp ay din shorted, ngunit hindi konektado sa Vcm.Dalawang capacitors ay sampling kaugalian signal input ayon sa pagkakabanggit.
Sa Hold Phase, inputs opamp at outputs ay bukas circuits.At ang "signal" panig ng capacitors ay konektado sa opamp's outputs sa parehong panig.
Theoretically, sa Hold Phase, inputs opamp's ay dapat "Virtual Ground" na may boltahe halaga ay katumbas sa Vcm.at ang mga voltages sa kaugalian outputs dapat eksakto ang parehong bilang kaugalian inputs.
Ngayon ay dumating ang dalawang mga problema:
1, Sa Hold Phase, boltahe halaga ng inputs opamp's ay hindi Vcm, at isang maliit na mas mataas kaysa sa Vcm.
Kaya paano ito nangyari?at kung paano harapin ang problemang ito?
2, Pagkatapos Sampling at Hold para sa unang senyas, kapag sa Sample Phase para sa ikalawang signal, outputs ang opamp's ay dapat shorted at ang boltahe halaga ay dapat Vcm.
Subalit, ang resulta ng kunwa ay hindi subukin ito.Kunwa ay nagpapakita kung ang mga naka-tapos na unang senyas ay nasa pinakamataas na antas ng input signal, at pagkatapos ay sa ikalawang Phase Sample, ouput voltage level ay mas mataas kaysa sa Vcm; Sapagkat, kung ang finnished unang siganl sa pinakamababang halaga, ang output na antas ay mas mababa kaysa sa Vcm.
paano ito nangyari?at kung paano harapin ang problemang ito?
Thanks a lot.
Huling na-edit sa pamamagitan ng sj_helen on 05 Sep 2008 12:26; edit ng 3 beses sa kabuuang