drc para sa digital IC

[aifi]

hi ..

ako got ang problema kapag ako tumakbo drc matapos gdsii-import ng mga file sa birtuoso, ito ay hindi malinis, ko nabatid na ang mga error ay nagmumula sa standard na mga cell mismo .. bakit?ito ay iba't-ibang mga drc file para sa mga digital na disenyo kumpara sa analog na disenyo?masiyahan tumulong ako ....

salamat

 

[shilong_xu]

gaya ako malaman, iba't-ibang proseso ay dapat na may iba't-ibang DRC, dahil ang mga tuntunin ay katumbas ng isang proseso, tulad ng analog at digital IC ay dapat na may iba't-ibang DRC file

 

[aifi]

oh talaga .... pero ako sa palagay magulumihanan sa pamamagitan ng problema kapag ako makita ang pinakamaliit na puwang sa pagitan ng met1 sa met1 got error ... it's din heppened sa iba pang layer ..

 

[cadenceguy]

Magkaroon ng mga std cells ay dinisenyo para sa partictular proseso.
Ay ang error sa block mismo o sa pagitan ng mga bloke magkasanib-sanib?
Ibig sabihin Via_cell

Ba ang iyong Manual & DRC kubyerta ay may parehong halaga?

Karaniwan ang mga DRC ay mas malawak, ngunit maaaring makabuo ng mga maling errors.

Tiyakin na ikaw ay gumagamit ng hanggang sa deck petsa.
Suriin ang iyong pandayan para sa karamihan ng hanggang sa deck petsa.

Have fun!