disenyo ang mga problema sa 74ls74 sa pamamagitan ng verilog

[MRFGUY]

Hi, ako lamang ay simulan upang malaman ang HDL at piliin ang pag-aaral verilog. Sinubukan kong isulat ang D-FF (74ls74), ngunit ito ay nagpapakita ng ilang mga error. Nakita ko na ang ilang mga D-FF Halimbawa ngunit mga hindi isama ang mga preset at malinaw. Ano ang mali sa aking programa? Mangyari lamang na makakatulong sa akin. Salamat ng maraming. Sumusunod ang aking programa sa pamamagitan ng gamit Xilinx [Kulay = bughaw] module dffpc (d, q, preset, malinaw, clk); input d, preset, malinaw, clk; output q; reg q; laging @ (posedge clk o posedge malinaw o posedge preset) simulan kung (preset) simulan kung (malinaw) q

 

[nand_gates]

Kailangan mong baguhin ang ur code bilang mga sumusunod ... Parehong asyncronous set at reset ay hawakan paraan na ito ... Dito sa ang code na ito preset ay may priority sa paglipas ng reset ...

 module dffpc (d, q, preset, malinaw, clk); input d, preset, malinaw, clk; output q; reg q; laging @ (posedge clk o posedge malinaw o posedge preset) simulan kung (preset) q