Desigen Compiler display subdesign ay walang napilitan landas.

[owen_li]

Ginamit ko ang top-down na diskarte sa systhesize aking hierarchical disenyo.Ang orasan at io limitasyon ay tinukoy sa itaas na disenyo.Pagkatapos synthesizing, ginamit ko ang report_timing command upang ipakita ang tiyempo ng impormasyon ng aking mga subdesign.It says na landas ang subdesign ay kusa.Subalit, kapag ginamit ko ito ang utos sa aking mga disenyo ng itaas, ang resulta ay kanan.Bakit?Alam na nakakaharap ng kahit sino sa mga situasyon na ito?Help me!

 

[rameshsuthapalli]

HI Owen,

sa DC mayroong isang opsyon upang isulat ang contraints na apllied sa bawat disenyo gamitin na opsyon upang makuha ang limitasyon para sa ur sub disenyo at gumawa ng mga kasalukuyang disenyo bilang disenyo ng mga sub-apply ang mga limitasyon at makakuha ng tiyempo ang mga ulat.

pagbati,
ramesh.s