Delay generator sa Altera FPGA

[GertDalPozzo]

Hi everybody,
Ako got ang ilang mga problema sa panahon ng implemenation ng isang simpleng generator pagka-antala sa Stratix II.Natanto ko ang isang paglilipat-rehistro ram batay sa maraming taps, kaya kaya kong piliin ang nais na delay para sa circuit.
Matapos ang pagpapatupad ko-aralan ang pagbibigay ng pag-uugali ng isang sain alon sa adc ng pagsusuri board (ep2s60) at pagkatapos na matingnan ang mga halimbawa sended sa dac gamit ang SignalTap Analyzer.
Walang mga error ... sa lahat ng mga sampol na natanggap mula sa adc ay sended maantala sa dac.
Ngunit kapag ako ay sinusukat sa phase ingay ng signal sa output ng board, ako kilala ito ay hindi katanggap-tanggap (-70 dBc) .. habang Kailangan ko ng isang bahagi ng ingay ng hindi bababa sa -90 dBc para sa aking pourposes.
Gumamit ako ng isang normal na pll at isang simpleng magrehistro shift, wala nang iba pa.
Mayroon kayong ilang mga ideya tungkol sa isang posibleng maging sanhi ng isang mataas na kaya ingay phase?
Mayroon ilang mga disenyo pamamaraan miss ko?
Wala akong partikular na babala mula qu (sa) rtus.
Thanx!

Gert

 

[echo47]

Nakarating na sinusukat sa phase ingay ng PLL?Na maaaring ang mga sala.Subukan ang pansamantalang gumagamit ng isang orasan cleaner tulad ng isang di-synthesized kristal osileytor, marahil ay sumusunod sa isang counter divider kung kailangan mo ng isang mas mababang frequency.Watch out para sa "Programmable" chip osileytor, dahil ang mga ito ay kadalasang naglalaman ng isang maingay PLL.