Dagdag yunit pagkatapos synthesis

[sheikh]

Kamusta Dears ko nagsulat ng VHDL code at pagkatapos synthesis ito. Ang resulta ng synthesis ay naglalaman ng isang yunit na ito ay hindi sa aking mga data sa landas. (Sa naka-attach igos, sa pagitan ng Magdagdag / sub at rehistro na konektado dito). ito ay isang FD (32 bit D_ff), Puwede ninyo bang sabihin sa akin, kung bakit gumagawa ng Ise sa yunit na ito pagkatapos synthesis? at kung paano ko maaaring baguhin ang sumusunod na code, ADD / sub kumonekta sa REG_4 direkta? Bumabati Mostafa [attach = config] 80,592 [/-attach]

 mux4: mux_2x1_32bit port mapa (INPUT1 => C1_sig, INPUT2 => C3_sig, SEL => Select_1, output => out_mux4_sig); proseso (Clk) simulan kung (Clk = '1 'at clk'event) kung add_sub_0 = '0' pagkatapos out_Add_sub_1_sig ang Clk, magulong pagtakas ng hukbo => C4_sig);

 

[ads_ee]

ng rehistro, na sinundan mo sa pamamagitan ng iyong REG32_bit Halimbawa seik, out_Add_sub_1_sig. Sytnthesis makagawa ng eksakto kung ano ang code. Hindi ko makita ang isang problema. Kung hindi mo nais na ang dagdag na magparehistro alisin ang Reg_4 Halimbawa at isagawa ang pagtatalaga C4_sig