CPLD, wireless digital audio ...

[Buriedcode]

Hi, I-post ng katulad na tanong sa DSP forum, marahil sa mga maling lugar para sa post na ito, walang-isa tumugon

<img src="http://www.edaboard.com/images/smiles/icon_redface.gif" alt="Napahiya" border="0" />Well, ako ay may ginawa ang isang sistema ang pag-convert ng isang audio signal sa digita, ipadala ito sa kabila ng ilang mga uri ng mga wireless na link (radyo, IR atbp.) At pagkatapos ay i-convert ito sa analogue.Ipasa error koreksyon ay ipinatupad.

Ang sistema ay binuo, ilagay sa boards at sa lahat ng chips na ito ay programmed.
Ay hindi gumagana sa lahat.

Mayroong ilang mga lugar na kung saan ay maaaring sa kasalanan, ngunit ako sigurado nito alinman sa:
Ang ADC / DAC, o ang CPLD's.Gumagamit ako ng Lattices MACH4A5, isang 64/32 para sa mga transmiter, at isang 32/32 64 / 32 sa receiver (isang buong CPLD ay kailangan upang mabasa ang stream).
Makasapit napupunta sa conversion, ang paggamit sa CS5330A, at ang kanyang kapatid na babae ang maliit na tilad CS4330A, parehong pagiging stereo Sigma-delta Converters.

Puwede ang problema ay hardware?Ako got ang parehong boards na tumatakbo mula sa maliit na 5V 100ma regulators, kaya sa TX, ito ay dapat na kapangyarihan ang mga CPLD, ang ADC at may maliit na analogue mga bagay-bagay.Ngunit .... sa Rx, 100ma ay may kapangyarihan sa 2 CPLD's pati na rin ang DAC at opamp atbp.

Puwede ito ay ang clocks?Gumagamit ako ng isang C-MAC kristal osileytor 12.288Mhz na kung saan ay konektado direkta sa CPLD (sa pamamagitan ng panloob na orasan buffer) para sa parehong TX at ang Rx.Ito
ay sinadya upang maging napaka-tumpak na may mababang nerbiyusin, ngunit ako sinusukat sa output at ang tungkol sa 9v pp

<img src="http://www.edaboard.com/images/smiles/icon_eek.gif" alt="Shocked" border="0" />Ako ay naniniwala na ang mga ito CPLD's ay madaling gawin ang mga trabaho kontrolado ang ADC / DAC, pero marahil ang aking mga disenyo ay nagkakaproblema sa 'komunikasyon' departamento

<img src="http://www.edaboard.com/images/smiles/icon_rolleyes.gif" alt="Rolling mata" border="0" />

Ang datarate mula sa TX sa Rx ay 1.5MB / s.Para sa pagsusuri ng mga layunin, ito ay lamang ng isang koneksyon mula sa isang CPLD pin sa TX board sa isang CPLD pin sa Rx board, at pagkatapos ay bumalik sa lupa.

Sa wakas, ang code.Ginamit ko schematics at ABEL code, na pagkatapos ay konektado sa isang toplevel eskematiko para sa bawat CPLD.Ito
ay ganap simple.Ang TX CPLD mababasa ang ADC ng data, Splits ito sa 2 bytes, at pagkatapos ay encodes bawat byte gamit hamming coding.Ang mga ito 2 bytes (ngayon 13 bits bawat) ay ipinapadala bawat isa ay may isang panimula bit, at isang itigil bit.Ang Rx lamang mababasa sa bit stream, decodes at merges ang dalawang bytes back sa isang 16-bit salita, at pagkatapos ay magsusulat na ito sa DAC.
Sa kunwa (sala-sala) ito asta pretty much perpekto, sa lahat ng mabuti at hindi gaanong time propegation pagkaantala, ngunit alas, ang tanging bagay na darating ang DAC ay napaka tahimik na ingay (ang kanyang pagkuha ng tamang control signal, hindi lamang ang mga data)

Ako realise nito ang isang pulutong ng impormasyon, ngunit ako ay pumunta sa para sa araw, kaya kung ang sinuman ay may anumang mga mungkahi ng kung ano ang maaaring screwing ito bagay up.O sa anumang paraan ng circuit debugging na maaaring makatulong sa akin makitid ang problema ko ay nagpapasalamat, hindi ko matulog hanggang sa ito ay tapos na.(hindi mahalaga nito, ito lamang ang bugs sa akin

<img src="http://www.edaboard.com/images/smiles/icon_evil.gif" alt="Masama o Very Mad" border="0" />

).

Thankyou,

BuriedCode.

 

[dll_embed]

Upang gawing mas akma ang iyong problema, ito
ay mas mabuti na subukan ang iyong system sa pamamagitan ng block block.Gusto kong pinapayo sa inyo na subukan ang mga wireless na link at baseband magkahiwalay.Bilang kayong kunwa ang disenyo, upang siguraduhin na ang mga audio-ad-digital transmiter-digital receiver-da-audio link na gumagana ang multa ay hindi dapat kaya mahirap para sa iyo.Pagkatapos namin upang tiyakin na ang kalidad ng mga wireless na link ay sapat upang suportahan ang iyong application.Sukatin ang BER at bandwidth para kumpirmahin na.

pagbati

 

[martin]

Hi,

Kong subukan na magbigay ng ilang simpleng mga mungkahi, marahil ka na malaman na ang:

1.Siguraduhin na ang CS5333/CS4340 ay isinaayos sa tamang paraan.Ito ay nangangahulugan na dapat mong i-tsek kung ang mga setting para sa parehong mga ADC / DAC ( "sample rate", "digital na interface format", "orasan mode" ... etc) ay tama.Halimbawa, ang isang 47k oum pull-up resister sa pin1 (SDATA) ay na puwersa CS5333x sa master mode pagkatapos ng kapangyarihan-up at isang matatag SCLK signal ay lakas CS4340 sa panlabas na orasan mode pagkatapos i-reset ang pin napupunta mataas.

2.Siguraduhin na ang iyong ADC / DAC gumawa pagmultahin.Halimbawa, i-konekta sa ADC sa DAC (bypass CPLD), input isang tono signal sa ADC at lagyan ng tsek ang output mula sa DAC upang makita kung ang resulta ay tama.

3.Kung pareho ng ADC at DAC trabaho pagmultahin, ang problema ay "CPLD"!!

4.Kung kasalukuyang consumption ay isang posibleng problema, gamitin ang power supply sa mga pagsubok.

 

[Buriedcode]

Thankyou pareho para sa inyong mga sagot, ito ay palaging mabuti upang makatanggap ng mga impormasyon

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />Originally ko experimented sa SAR Converters, at ako ay kung ano mismo ang Martin iminungkahing lang pagkonekta ang ADC sa DAC direkta at ginagamit ng isang PIC micro upang makontrol ang mga ito, ito ay nagtrabaho ng paggamot sa

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Sa isang kisap-mata" border="0" />

ngunit ang SAR ADC kailangan ng isang napaka-komplikadong (13-pol) na filter para sa antialiansing na kung saan ay kung bakit ko ginamit ang Sigma-delta Converters.

Sa pamamagitan ng ang paraan, ako pa rin ay walang wireless link, ako ay maaaring mag-alala tungkol diyan mamaya, para sa ngayon ko lamang gusto ang TX at Rx (baseband) sa trabaho kapag konektado sa eachother.

Pareho ang ADC at DAC ay pinamamahalaan sa Slave mode, walang 47R resister kailangan na ako naniniwala.Ako ay nagtatrabaho sa mga alipin mode dahil pagkatapos ako ay maaring magkaroon ng 48 SCLK
ang bawat FSCLK (24 para sa bawat channel),
na nagpapahintulot sa output ng transmiter na syncronous sa ADC, dahil ang output ng packet ay eksaktong 48 bits sa haba.Siguro ako ay maaaring subukan ang paggamit ng Master mode, na kung saan ay may 64 SCLK
ng bawat sample, na paraan na maari kong hatiin SCLK sa pamamagitan ng 2 at may 32 bits sa output ng packet.Ito ang nagbibigay sa akin ng mas kaunting kuwarto gumagana sa (error pagwawasto ay tumatagal hanggang 10 bits) ngunit ito ay maaaring gawin ang mga sistema ng mas maaasahan.Quote:

Upang gawing mas akma ang iyong problema, ito ay mas mabuti na subukan ang iyong system sa pamamagitan ng block block

 

[martin]

Quote:

Sa tingin ba ninyo ito ay marunong na gumamit ng FIFO buffers?
Ang ibig sabihin nito na kahit na ano, ang receiver ay palaging magbigay ng SCLK, FSCLK at MCLK sa DAC ano man ang kalagayan, at ang data ay maaaring basahin sa anumang oras (na ibinigay sa tamang pambungad) na naka-imbak sa isang FIFO, at pagkatapos ay nakasulat sa DAC kapag ang data ay dapat na nakasulat na (6 SCLK ng matapos FSCLK pagbabago, kanan-katwiran).

 

[eltonjohn]

RF isang buch ng iba pang mga bagay-bagay?.... uhmmm
Ka malaman bago mo makuha ang mga bagay-bagay sa RF maging shure na ang lahat ng gumagana.,. RF ay isang Alien bagay ..isang bagay tulad ng pakikipag-usap sa espiritu .. Sinuman Puwede dumalaw!

Sa tingin ko na dapat mong ikonekta ang lahat na walang RF ang mga link sa unang na shure na ang lahat ng gumagana sa mga kondisyong ayon sa pamantayan ..Pagkatapos ay lumipat sa RF ..Ang paraan na inyong ginawa ang mga bagay-bagay gamit ang PLDs leads sa akin na naniniwala na ang iyong mga protocol ay hindi masyadong maaasahan! ....

kung minsan ang mga bagay-bagay sa DESIGN WORLD (ang utak!) trabaho kahanga-hanga, Ngunit sa tunay na mundo na kanilang gawin ang tunay na mahina. Kaya kailangan mong bumalik sa tablangpangguhit at idagdag nakakabato Bagay-bagay!

na
ang buhay!

Cheers

 

[Buriedcode]

Hi sa mga tao, salamat para sa iyong mga komento

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />Hindi ko realise Elton John ay sa mga elektronika, walang agam-agam siya
mo release ang isang solong sa lalong madaling panahon na 'FPGA sa hangin'

<img src="http://www.edaboard.com/images/smiles/icon_surprised.gif" alt="Nagulat na" border="0" />Well, ikaw
ay karapatan ng mga kurso, hindi ako kahit gonna touch anumang RF hanggang sa baseband gumagana at mapagkakatiwalaan, ako ay maaaring mag-alala tungkol sa interfacing sa RF mamaya rin.Kaya ang ay hindi ma-RF katanungan mula sa akin.

Gayunman, ako ay muling idisenyo ng kaunti ang aking mga proyekto, ito ay pa rin batay sa S / PDIF sa isang maliit na pagkakaiba.

Ang data na ipinadala ay isang 48-bit ng packet na kung saan ay naka-encode sa Manchester (magpambungad 'n' lahat), nagpunta ako para sa Manchester encoding dahil, sa akin ng hindi bababa sa, ito lamang ang tila ng isang mas mahusay na ideya, dahil ang data ay ipinapadala sa mga regular na intevals, kaya ang kanyang ganap na kasabay (isynchronous?).Nito sa isang pretty simpleng setup.
8 bits panimula.26 bits ng data (16 bits audio, 10 bits error koreksyon) at ilang mga huli ng bits.48 bits ay ang bilang dahil na nangangahulugan na ang data na output ay maaaring i-sync sa may SCLK, paggawa ng mas madali ang kontrol sa isang statemachine.

Ngayon, ang langutngot ....
Quote:

kung minsan ang mga bagay-bagay sa DESIGN WORLD (ang utak!) trabaho kahanga-hanga, Ngunit sa tunay na mundo na kanilang gawin ang tunay na mahina. Kaya kailangan mong bumalik sa tablangpangguhit at idagdag nakakabato Bagay-bagay!