Clock gating at glitches

[AdvaRes]

Hi,

Lahat ng malaman namin na ang orasan gating ay maaaring magresulta sa ilang mga glitches.Talaga, ang mga glitches maaari occure lamang kapag ang Paganahin ang signal (na kung saan control namin ang gating circuit) toggles.Dont ko alam kung bakit ang mga glitches ay hindi kaibig-ibig.Ay na para sa functionning purpuse ng para sa kapangyarihan / kasalukuyang mataas na dahilan?

 

[dick_freebird]

Kung glitches ay mas maikli kaysa sa ilang minimum na pagkatapos ay ang circuit
operasyon ay nagiging unpredictable / nondeterministic.Ilan
disenyo ng estilo at mga kasangkapan na lamang ng pagkahulog ng agwat kapag ang isang bagay
nagiging hindi kilala.

Resynchronizing ang paganahin ang sa domain orasan tila
ay isang paraan upang matugunan ito, ngunit ito lamang ang pumapalit sa intra-cycle
nondeterminism na may buo-cycle.Sa kahit na ito ay mas mahusay kaysa sa ilang
metastability, kahit paano walang kasiguruhan na maaaring tunay na.

Maaari mo pa ring kunin ang panganib mula sa iyong lohika simulator
kahit ano, sa mga kaso kung saan ang mga paganahin ang lumalabag sa setup /
hold tiyempo.

 

[FvM]

Ang software ng handbook na Altera Q.uartus ay nagpapahiwatig ng isang circuit na maaaring gamitin nang walang paglabag sa pagbuo ng tiyempo.

Glitches Clock ay maaaring maging sanhi ng tunay na mortal faults disenyo, halimbawa, ng isang FSM sa pagkuha ng nahuli sa isang iligal na estado.
Paumanhin, ngunit kailangan mong mag-login in upang makita ang attachment na ito