S
shiv_emf
Guest
Hello Bago pagpapadala ng netlist o GDSII file sa Fab ... Disenyo ay ipinatupad sa FPGA board ...... kung ito ay totoo pagkatapos y ay FPGA tumakbo sa mas mabagal clocks kaysa sa ASIC? Kapag Fpga ay hindi maaaring i-verify ang tiyempo ng disenyo ....... wht nginuyang pagkain ng hayop ang posibleng dahilan upang ipatupad ang disenyo sa FPGA? salamat Shiv